VHDL实验分频电路与12归1电路设计.doc

VHDL实验一 分频电路与12归1电路设计 一．实验目的 学习硬件描述语言描述电路的原理。 学习分频电路的设计算法。 学会使用VHDL进行简单的电路设计。 二．实验仪器 1．PC机一台 2． KHF-5 CPLD/FPGA实验开发系统一套。 三．实验要求 复习教材有关硬件描述语言的章节。 用硬件描述语言进行电路设计。 下载并用数码管显示结果。 四．实验内容与步骤 1.设计一个分频电路 已知cpld／fpga信号源脉冲频率为50M，试编写一分频程序，得到一周期为1 秒（频率为1Hz）的脉冲频率。 程序如下： library ieee; -----调用库 use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fp is -----实体说明 port(inclk:in std_logic; ------端口说明 output:out std_logic); end fp; architecture arch_fp of fp is ------构造体说明 signal fp:std_logic_vector(24 downto 0); -----信号定义 signal f:std_logic; begin process(inclk) ------进程语句描述 begin if (inclkevent and inclk=1) then ------将时钟分频至1Hz if fpthen fp=0000000000000000000000000; f=not f; else fp=fp+1; end if; end if; end process; output=f; end arch_fp; -------构造体结束 2．12归1电路设计 （1）创建一个新的项目。点击File菜单Project 子菜单下Project Name项；输入项目名称。 （2）打开文本编辑窗口。点击File菜单下New项，选Text Editor项。 （3）时钟源采用上面的分频电路所分得的1秒的时钟源。 （3）设置项目名称与当前文件名相同，点击File菜单Project子菜单之save and check项对电路进行保存并编译。 程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity twelveto1v is port(finclk:in std_logic; result:in std_logic_vector(7 downto 0); outputa:out std_logic_vector(6 downto 0); outputb:out std_logic_vector(6 downto 0) ); end twelveto1v; architecture arch_twelveto1 of twelveto1v is signal sa:std_logic_vector(3 downto 0); signal sb:std_logic_vector(3 downto 0); signal f:std_logic; component fp port(inclk:in std_logic; output:out std_logic ); end component; begin u1:fp port map(inclk=finclk,output=f); process(f) begin if(rising_edge(f))then if(sa=2 and sb=1)then sa=0001; sb=0000; else if sa=9 then sa=0000; sb=sb+1; else sa=sa+1; end if; end if; end if; end process; wit