EDA基础-3讲解.ppt

门级结构 module MUX4x1( Z, D0, D1, D2, D3, S0, S1); output Z; input D0, D1, D2, D3, S0, S1; and (T0, D0, S0_, S1_), (T1, D1, S0_, S1), (T2, D2, S0, S1_), (T3, D3, S0, S1); not (S0_, S0), (S1_, S1); or (Z, T0, T1, T2, T3); endmodule module rs_latch (y, yb, r, s); output y, yb; input r, s; nor n1( y, r, yb); nor n2( yb, s, y); endmodule 结构描述等价于逻辑图，都是连接简单元件构成更复杂元件 通过门的实例使用门 忽略了门的实例名。 同一种门可以通过一个语句实例化 门级结构描述 门级结构描述等价于逻辑图。它们都是连接简单元件来构成更为复杂的元件。 在描述中使用元件时，通过建立这些元件的实例来完成。 上面的例子中MUX是没有反馈的组合电路，使用中间或内部信号将门连接起来。描述中忽略了门的实例名，并且同一种门的所有实例可以在一个语句中实例化。 上面的锁存器(latch)是一个时序元件，其输出反馈到输入上。它没有使用任何内部信号。它使用了实例名并且对两个nor门使用了分开的实例化语句。 结构级描述 结构级Verilog适合开发小规模元件，如ASIC和FPGA的单元 Verilog内部带有描述基本逻辑功能的基本单元(primitive)，如and门。 用户可以定义自己的基本单元UDP(User Defined Privitives) 综合产生的结果网表通常是结构级的。用户可以用结构级描述粘接(glue)逻辑。 下面是MUX的结构级描述，采用Verilog基本单元(门)描述。描述中含有传输延时。 module twomux (out, a, b, sl); input a, b, sl; output out; not u1 (nsl, sl ); and #1 u2 (sela, a, nsl); and #1 u3 (selb, b, sl); or #2 u4 (out, sela, selb); endmodule 带条件的基本单元 Verilog有四种不同类型的条件基本单元 这四种基本单元只能有三个引脚：output, input, enable 这些单元由enable引脚使能。 当条件基本单元使能信号无效时，输出高阻态。 基本单元名称 功能 bufif1 条件缓冲器，逻辑 1 使能 bufif0 条件缓冲器，逻辑 0 使能 notif1 条件反相器，逻辑 1 使能 notif0 条件反相器，逻辑 1 使能 带条件的基本单元（续） 条件基本单元有三个端口：输出、数据输入、使能输入 三种未知状态： 值 强度 x 1, 0, z 未知 L 0, z 未知 H 1, z 未知 基本单元实例化 在端口列表中，先说明输出端口，然后是输入端口 实例化时实例的名字是可选项 and (out, in1, in2, in3, in4); // unnamed instance buf b1 (out1, out2, in); // named instance 延时说明是可选项。所说明的延时是固有延时。输出信号经过所说明的延时才变化。没有说明时延时为0。 notif0 #3.1 n1 (out, in, cntrl); // delay specified 信号强度说明是可选项 not (strong1, weak0) n1 (inv, bit); // strength specified module intr_sample; reg A; wire Y; not #10 intrinsic (Y, A); ini