verilog习题选答.docVIP

1．综合是用什么工具来完成的？ 答：FPGA中，由程序来转换为可烧录的二进制码。IC设计中，主要是由Design-Compiler来实现。assign声明语句,实例元件,always块,这三类描述中哪一种直接与电路结构有关?assign # 延时量 线网型变量名 赋值表达式;initial和always）中的赋值语句。在过程块中只能使用过程赋值语句，不能在过程块中出现连续赋值语句，同时过程赋值语句也只能用在过程赋值模块中。基本的语法结构为： 其中， 是“ ”或“ ”，它分别代表了阻塞赋值和非阻塞赋值类型。module?test a,b,c,d,y ; //两个与逻辑，1个或逻辑input?a,b,c,d; output?y; reg?y,tmp1,tmp2; always?@ a?or?b?or?c?or?d // y的值并不等于当前的tmp1，tmp2相或的值，而是等于上begin 一次运算时tmp1，tmp2相或的值。tmp1? ?ab; 次always模块运行完后得到想要的y值tmp2? ?cd; y? ?tmp1|tmp2; end endmodule 代码2： 基本与代码1一样，只是在always的敏感列表中加入了temp1，temp2 module?test a,b,c,d,y ; input?a,b,c,d; output?y; reg?y,tmp1,tmp2; always?@ a?or?b?or?c?or?d?or?tmp1?or?tmp2 //与代码一不同，延迟消失了。begin tmp1? ?ab; tmp2? ?cd; y? ?tmp1|tmp2; end endmodule 代码3：在代码2中加进参数j，来帮助判断always模块的运行次数： module?test a,b,c,d,y ; input?a,b,c,d; output?y; reg?y,tmp1,tmp2; reg?[8:0]j 0; always?@ a?or?b?or?c?or?d?or?tmp1?or?tmp2 begin j? ?j?+?1; #5 //这里加了一个延时，方便分析 tmp1? ?ab; tmp2? ?cd; y? ?tmp1|tmp2; end endmodule写组合逻辑的时候，always中要用阻塞赋值，写时序逻辑的时候，always模块中要用非阻塞赋值。（当然不排除为了特殊的目的不遵循这个建议）Verilog中，用always模块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在always@敏感列表中列出。如果在赋值表达式右端引用了敏感列表中没有列出的信号，在综合时会为没有列出的信号隐含地产生一个透明锁存器，这是因为该信号的变化不会立即引起所赋值的变化，而必须要等到敏感列表中的某个信号发生变化时，它的作用才表现出来，相当于存在一个透明锁存器，把该信号的变化暂存起来。