实验五数字频率计的设计.doc

实验五 数字频率计的设计 一、实验目的： 1、学会数字频率计的设计方法； 2、设计一个计数范围在0～1MHz的数字频率计； 3、进一步掌握自顶向下的数字系统设计方法，并体会其优越性； 二、实验器材： PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 三、实验原理与内容： 1、 测频原理 若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为： fs N/T 通常测量时间T取1秒或它的十进制时间。频率计方框图如下： （1）、时基T 产生电路： 提供准确的计数时间T。晶振产生一个振荡频率稳定的脉冲，通过分频整 形、门控双稳后，产生所需宽度的基准时间T的脉冲，又称闸门时间脉冲。 注意：分频器一般采用计数器完成，计数器的模即为分频比。 （2）、计数脉冲形成电路： 将被测信号变换为可计数的窄脉冲，其输出受闸门脉冲的控制。 （3）、计数显示电路： 对被测信号进行计数，显示被测信号的频率。计数器一般采用多位10 进 制计数器；控制逻辑电路控制计数的工作程序：准备——计数——显示——复 位——准备下一次测量。 2、 具体实现： （1）、测频控制逻辑电路（以1 秒为例） A） 产生一个1秒脉宽的周期信号； B） 对计数器的每一位计数使能进行控制； C） 完成下一次测量前的计数器复位； 一种可能的时序关系： a 10 进制计数器 要求具有计数使能端CNTEN、复位端CLR、进位输出端CO。 3、 元件例化图（方框图）： 注意：用6个十进制计数器实现1MHz 计数。 四、实验步骤： 1、 画出实验原理方框图； 2、 设计各个元件； 3、 进行元件例化； 五、程序: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity testctl is port clk:in std_logic; abc: in std_logic; cq:std_logic_vector 0 to 15 ; carry_out:std_logic_vector 0 to 15 ; end entity testctl; architecture art of testctl is signal div2clk:std_logic; signal tsten: std_logic; signal clr_cnt: std_logic; signal cqi: std_logic_vector 0 to 15 ; signal cqn: std_logic_vector 0 to 15 ; signal n: std_logic_vector 0 to 15 ; begin process clk,n is begin if clkevent and clk 1 then n n+1; end if; end process; process clk is begin if clkevent and clk 1 then if n 2 then div2clk not div2clk; end if; end if; end process; process clk,div2clk is begin if clk 0 and div2clk 0 then clr_cnt 1; else clr_cnt 0; end if; tsten div2clk; end process; process abc,clr_cnt,tsten is begin if abcevent and abc 1 then if tsten 1 then if cqi 9 then cqi cqi+1; else cqi 0; end if; end if; end if; end process; process abc,cqi,cqn is begin if abcevent and abc 1 then if cqi 9 then cqn cqn+1; end if; end if; end process; cq cqi; carry_out cqn; end architecture art; 六、仿真图: