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　　一、方法与步骤 　　⒈ 方法: 脉冲异步时序逻辑电路设计的方法与同步时序 逻辑电路设计大致相同，主要应注意两个问题。 　　⑴由于不允许两个或两个以上输入端同时为1（用1表示 有脉冲出现），设计时可以作如下处理： 　　? 当有多个输入信号时，只需考虑多个输入信号中仅一 个为1的情况； 　　? 在确定激励函数和输出函数时，可将两个或两个以上 输入同时为1的情况作为无关条件处理。 　　⑵当存储电路采用带时钟控制端的触发器时，触发器的 时钟端应作为激励函数处理。设计时通过对触发器的时钟端 和输入端综合处理，有利于函数简化。 脉冲异步时序逻辑电路的设计 形成原始状态图和原始状态表 状态化简，求得最小化状态表 状态编码，得到二进制状态表 选定触发器类型，并求出激励函数和输出函数最简表达式 画出逻辑电路图 ⒉步骤 　　设计过程与同步时序电路相同，具体如下： 二、举例 　　例1 用T触发器作为存储元件，设计一个异步模8加1计数 器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲 时，输出端Z产生一个进位输出脉冲。 解 由题意可知，该电路模型为Mealy型。由于状态数目 和状态转换关系非常清楚，可直接作出二进制状态图和状态表。 　　⑴作出状态图和状态表 　　设电路初始状态为“000”，状态变量用y2、y1、y0表示， 可作出二进制状态图如下。 x/z 101 1/0 1/0 相应二进制状态表为： 0 0 0 0 0 1 / 0　 0 0 1 0 1 0 / 0 0 1 0 0 1 1 / 0 0 1 1 1 0 0 / 0 1 0 0 1 0 1 / 0 1 0 1 1 1 0 / 0 1 1 0 1 1 1 / 0 1 1 1 0 0 0 / 1 现态 次态y2n+1y1n+1y0n+1 /输出Z y2 y1 y0 x 1 　　⑵确定激励函数和输出函数 　　假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时，令相应触发器的时钟端为1 有脉冲出现 ，T端为1。 　根据状态表，可得到x为1时激励函数和输出函数真值表： y2 y1 y0 0 d 0 d 1 1 0 0 d 1 1 1 1 0 0 d 0 d 1 1 0 1 1 1 1 1 1 0 0 d 0 d 1 1 0 0 d 1 1 1 1 0 0 d 0 d 1 1 0 1 1 1 1 1 1 1 输入脉冲 x 现 态 激励函数 输 出 C2 T2 C1 T1 C0 T0 Z 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 次 态 y2 n+1 y1 n+1 y0 n+1 0　　0　　1 0　　1　　0 0　　1　　1 1　　0　　0 1　　0　　1 1　　1　　0 1　　1　　1 0　　0　　0 　　根据激励函数和输出函数真值表，并考虑到x为0时 无脉冲输入, 电路状态不变 ，可令各触发器时钟端为0，输入端 T随意。可得到简化后的激励函数和输出函数表达式如下： C2 xy1y0　　；　T2 1 C1 xy0　　　；　T1 1 C0 x　　　；　T0 1 Z xy2y1y0 　⑶画出逻辑电路图 　根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路如下图所示。 　　前面所述同步时序电路和脉冲异步时序电路有两个共同的特点： 　　☆ 电路状态的转换是在脉冲作用下实现的； 　　☆ 电路对过去输入信号的记忆由触发器的状态体现。 　 　电 平 异 步 时 序 逻 辑 电 路 　　事实上，对上述特点可进一步理解如下： 　　● 脉冲信号只不过是电平信号的一种特殊形式。 　　● 电路中的触发器，不管是哪种类型，都是由逻辑门加反馈回路构成的。 　　将上述两个特点一般化，便可得到时序逻辑电路中更具一般性的另一类电路——电平异步时序逻辑电路。 　⒉ 组成 　电平异步时序逻辑电路可由逻辑门加反 馈组成。 ⒊逻辑方程 　电路可用以下逻辑方程组描述： Zi fi x1,…,xn,y1,…,yr 　 i 1,…,m Yj gj x1,…,xn,y1,…,yr 　j 1,…,r yj t+△tj Yj t 例如：用“或非”门构成的R-S触发器。 　　⒋电平异步时序逻辑电路的特点 　　电平异步时序电路具有如下特点： ⑴电路输出和状态的改变是由输入信号电位的变化直接引起的，工作速度较高； 　　⑵电路的二次状态和