可编程逻辑设计验指导书2014.doc

可编程逻辑设计实验指导书 2014.9 目录 实验一 利用原理图输入法设计简单组合电路 实验二 简单时序电路的设计 实验三 数控分频器的设计 实验四 4位十进制频率计的设计 实验五 交通灯控制电路的设计 实验一 利用原理图输入法设计简单组合电路 一、实验目的： 熟悉QuartusII软件界面, 学习简单组合电路的多层次化电路设计方法，掌握文本输入和原理图输入设计方法。掌握时序仿真测试及测试结果分析的方法。 二、实验原理： 三选一数据选择器可以由两个二选一数据选择器构成，原理图如图1 所示。 图1 三选一数据选择器 上图中，二选一数据选择器MUX21A的功能如下： 当s=0时，y=a； 当s=1时，y=b 。 两个MUX21A 如上图连接后，实现三选一功能 s1s0=00,outy=a1； s1s0=01,outy=a1； s1s0=10,outy=a2； s1s0=11,outy=a3。 三、实验内容： 利用QuartusⅡ完成2选1多路选择器MUX21A的文本编辑输入，然后编译、仿真，检查程序设计正确无误后，生成一个元件待用。给出文本设计文件和仿真波形图。 利用原理图输入法，按照图1进行连线，完成三选一电路的设计。然后编译、仿真测试，结果正确后锁定管脚，下载到FPGA芯片中，进行硬件测试。给出原理图设计文件和仿真设计图。 四、实验过程： 1）打开QuartusII界面，建立一个名为MUX21A的工程。 2）选择文本输入方式，打开编辑窗口，输入MUX21A设计文本文件。 3）选择目标芯片，完成排错、编译、综合。 4）新建仿真文件，输入待测节点，对上述设计进行仿真。 5）在 File菜单中选择 Create Symbol Files for Current File 项，创建一个设计的符号，该符号可被高层设计调用。 6）选择原理图输入方式，打开原理图编辑窗口，按照图1 所示输入电路，设计MUXK。 7）选择相同目标芯片，完成排错、编译、综合。 8）再建仿真文件，输入MUXK的待测节点，对MUXK进行仿真测试。 QuartusII设计流程见教材第五章:QuartusII应用向导。 五、回答问题： 如何在原理图中输入一个总线，并与其他总线连接？ 六、实验报告要求： 实验报告中要含有下列各项： 1）实验目的 2）实验原理 3）实验内容，含设计程序或原理图 4）每个设计的仿真测试波形及结果分析 5）管脚锁定说明（若有该项） 6）硬件测试情况说明及结果分析（若有该项） 7）实验总结 实验二 简单时序电路的设计 一、实验目的： 熟悉QuartusII VHDL文本设计流程全过程。学习时序电路的设计方法，学习电路仿真和硬件测试的全过程。 二、实验原理 时序逻辑电路是现代复杂数字电路的重要组成部分，往往占到整个设计的90％以上。触发器是时序电路的基本单元，本实验中将涉及到边沿触发和电平触发两种电路结构，其中边沿触发是实际电路实现的主要方式。 触发器对数据的锁存有两种方式：一类是响应时钟信号边沿的脉冲触发器，也是我们常说的触发器，另一类，在时钟信号为高（或低）电平的全部时间内，输出都响应输入，这类电路我们通常称为锁存器。电平触发的锁存器与边沿触发的触发器不同之处在于当触发端处于有效电平时，输出等于输入，输出随输入变化；触发端无效时输出保持不变。 触发器有两种清零方式：同步——当触发沿到来时，若清零信号有效，则实现清零；异步——任何时候清零信号一旦有效，触发器马上清零，而不论触发沿是否到来。 实验内容 设计一个上升沿触发的D触发器 输入：D 输出：Q 触发时钟：CLK 设计异步清零D触发器 在1）设计的D触发器基础上，加入清零端rst，实现异步清零方式。 设计一个高电平有效的锁存器 输入：D 输出：Q 触发：E 4）设计一个异步清零和同步时钟使能的4位加法计数器 本试验中所要设计的计数器，由4位带异步清零的加法计数器和一个4位锁存器组成。其中，rst是异步清零信号，高电平有效；clk是计数时钟，同时也是锁存信号；ENA为计数器输出使能控制。当ENA为‘1’时，加法计数器的输出值加载于锁存器的数据端，；当ENA为‘0’时锁存器输出为高阻态。当计数器输出“1111”时，进位信号COUT为“1”。 5） 在QuartusII环境下对以上设计的电路模块进行编译，和时序仿真，记录时序波形，并分析数据 6）实验内容1、2、3按照下列给定的管脚号进行管脚锁定，再编译综合后，下载到试验箱的FPGA芯片中。并在实验箱上进行硬件测试。给出硬件测试结果。 管脚锁定： 信号 旧试验箱 新试验箱No.5 管脚号