2008数字系设计选题-数字电子钟计时系统.doc

数字电子钟计时系统 （注：实际焊接24小时计数不做，改为整分报警） 设计任务和基本要求 用中、小规模集成电路设计一台能显示时、分、秒的数字电子钟，基本要求如下： ·采用LED显示累计时间“时”、“分”、“秒”； ·具有校时功能； ·具有整点报时功能。要求整点前鸣叫五次低音（500Hz左右），整点时再鸣叫一次高音（1000Hz左右），共鸣叫6响，两次鸣叫间隔0.5S。 设计方案 数字电子钟的原理方框图如图1。该电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号发生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用六十进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用六十进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态经七段显示译码器译码，通过六位LED七段显示器显示出来。 整点报时电路是根据计时系统的输出状态产生一脉冲信号，然后去触发一音频发生器实现报时。校时电路是用来对“时”、“分”、“秒”显示数字进行校对调整的。 图1 数字电子钟系统框图 电路设计 1．秒信号发生器 秒信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器产生的脉冲经过整形、分频获得1Hz的秒脉冲。常用的典型电路如图2所示。 CD4060是14位二进制计数器。它内部有14级二分频器，有两个反相器。CP1(11脚)、CP0(10脚)分别为时钟输入、输出端，即内部反相器G1的输入、输出端。图中R为反馈电阻(10MΩ～100MΩ)，目的是为CMOS反相器提供偏置，使其工作在放大状态。C1是频率微调电容，取5／30pF，C2是温度特性校正用电容，一般取20～50pF。内部反相器G2起整形作用，且提高带负载能力。石英晶体采用32768Hz晶振，若要得到1Hz的脉冲，则需经过15级二分频器完成。由于CD4060只能实现14级分频，故必须外加一级分频器，可采用CD4013双D触发器完成。 图2 秒信号发生器 2．秒、分、时计数器设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。实现这两种模数的计数器采用中规模集成计数器CD4029。虽然CD4029没有清零端，但它有“置数”功能，当“置数”端PE-1时，接在置数输入端的数据立即被置到计数器输出端上。所以通过“反馈置数法”可实现任意进制的计数器。 (1)60进制计数器 由CD4029构成的60进制计数器如图3所示。首先将两片CD4029设置成十进制加法计数器，例如将“B／D”接低电平，将“U／ D ”接高电平。将第一片CD4029计数器的进位输出CO连到第二片CD4029计数器的进位输入CI，这样两片计数器最大可实现100进制的计数器。现要设计一个60进制的计数器，可利用“反馈置零”的方法实现。由于CD4029属于异步置数，故当计数器输出“2Q3Q2Q1Q0、1Q3Q2Q1Qo=0110、0000”时，通过门电路形成一置数脉冲，使计数器归零。图3电路，可作为秒、分计数器。 图3 60进制计数器 图4 24进制计数器 （2）24进制计数器 同理当个位计数状态为“Q3Q2QlQ0=0100”，十位计数器状态为“Q3Q2Q1Qo=00l0”时，要求计数器归零。通过把个位Q2、十位Ql相与后的信号送到个位、十位计数器的置数端PE，使计数器复零，从而构成24进制计数器，如图4所示。 3、译码显示电路 译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动LED七段数码管的译码器常用的有74LS47。74LS47是BCD-7段译码器／驱动器，其输出是OC门输出且低电平有效，专用于驱动LED七段共阳极显示数码管。由74LS47和LED七段共阳数码管组成的一位数码显示电路如图5所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。在译码器输出与数码管之间串联的R为限流电阻。 图5 一位BCD码译码显示器 4、校时电路 数字钟启动后，每当数字钟显示与实际时间不符时，需要根据标准时间进行校时。简单有效的校时电路如图6所示。 图6 秒、分、时的“校时”电路 校“秒”时，采用等待校时。当进行校时时，将按键开关K1按下，此时门电路Gl被封锁，秒信号进入不到