基于VHDL的字闹钟设计.doc

摘 要 随着EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益突出。EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑优化和仿真测试，直至实现既定的电子线路系统功能。本文介绍了基于VHDL硬件描述语言设计的多功能数字闹钟的思路和技巧。在Quartus 11开发环境中编译和仿真了所设计的程序，并逐一调试验证程序的运行状况。仿真和验证的结果表明，该设计方法切实可行，该数字闹钟可以实现调时定时闹钟播放音乐功能具有一定的实际应用性。 关键词： 闹钟 FPGA VHDL 目 录 摘 要 I 目 录 III 第一章 选题背景 1 1.1选题研究内容 1 1.2课题研究功能 1 1.3课题相关技术应用 1 第二章 FPGA 简介 3 2.1 FPGA概述 3 2.1.1 FPGA基本结构 3 2.2 FPGA编程原理 3 2.3 FPGA设计流程 4 第三章 数字闹钟整体方案设计 7 3.1 数字闹钟整体设计 7 3.1.1数字闹钟各部分作用 7 3.2 数字钟的工作原理 7 第四章 模块电路设计 9 4.1模块电路图设计 9 4.2各模块电路设计 9 第五章 实验结果 16 5.1实验概述 16 5.2实验仿真结果 16 第六章 总结与展望 18 研究结论 18 研究展望 18 致 谢 20 参考文献 22 附录1 部分模块代码 24 附录2 动态扫描模块程序 33 第一章 选题背景 1.1选题研究内容 设计一个24小时的闹钟，该闹钟由显示屏、数字键、TIME键、ALARM键、扬声器组成。 闹钟总体系统包括如下几步分组成：用于键盘输入预置数字的键盘缓冲器；用于时钟计数的计数器；用于保存闹钟时间的闹钟寄存器；用于显示的七段数码显示器及控制以上各个部分协同工作的闹钟控制器。 1.2课题研究功能 1 计时功能：这是本计时器设计的基本功能，可进行时、分、秒计时，并显示。闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出一段音乐，并维持一分钟。 3 调时调分调闹钟功能：当需要校时或者要重新设置闹钟的时间时，可通过实验箱上的按键控制。 2.1 FPGA概述 FPGA是现场可编程门阵列（Field Programmable Gate Array））HDL的进步。 2.1.1 FPGA基本结构 FPGA一般由3种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这3种可编程电路是：可编程逻辑模块（CLB--Configurable Logic Block）O Block）和互连资源（IR—Interconnect Resource）CPLD/FPGA软件设计可分为两大块：编程语言和编程工具。编程语言主要有VHDL和Verilog两种硬件描述语言；编程工具主要是两大厂家Altera和Xilinx的集成综合EDA软件（如MAX+plusII、QuartusII、Foundation、ISE）以及第三方工具（如FPGA Express、Modelsim、Synposys SVS等）。具体的设计输入方式有以下几种： 1.HDL语言方式。HDL既可以描述底层设计，也可以描述顶层的设计，但它不容易做到较高的工作速度和芯片利用率。用这种方式描述的项目最后所能达到的性能与设计人员的水平、经验以及综合软件有很大的关系。 2.图形方式。可以分为电路原理图描述，状态机描述和波形描述3种形式。有的软件3种输入方法都支持，如Active-HDL。MAX+plusII 图形输入方式只支持电路原理图描述和波形描述两种。电路原理图方式描述比较直观和高效，对综合软件的要求不高。一般大都使用成熟的IP核和中小规模集成电路所搭成的现成电路，整体放到一片可编程逻辑器件的内部去，所以硬件工作速度和芯片利用率很高，但是但项目很大的时候，该方法就显得有些繁琐；状态机描述主要用来设计基于状态机思想的时序电路。在图形的方式下定义好各个工作状态，然后在各个状态上输入转换条件以及相应的输入输出，最后生成HDL语言描述，送去综合软件综合到可编程逻辑器件的内部。由于状态机到HDL语言有一种标准的对应描述方式，所以这种输入方式最后所能达到的工作速度和芯片利用率主要取决于综合软件；波形描述方式是基于真值表的一种图形输入方式，直接描述输入与输出的波形关系。这种输入方式最后所能达到的工作速度和芯片利用率也是主要取决于综合软件。 2.3 FPGA设计流程 一般说来，一个比较大的完整的项目应该采用层次化的描述方法：分为几个较大的模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是TOP DOWN（自顶向下）的设计方法。目前这种高层