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VHDL语言 1、VHDL设计简述 VHDL主要用于描述数字系统的结构、行为、功能和接口。 VHDL将一个设计（元件、电路、系统）分为： 外部（可视部分、端口） 内部（不可视部分、内部功能、算法） 例：2选1选择器的VHDL语言描述： Library ieee; Use ieee.std_logic_1164.all; Entity mux21 is Port(a,b : in std_logic; S : out std_logic; Y : out std_logic); End mux21; Architecture mux_arch of mun21 is Begin Y=a when s=’0’ else B when s=’1’; End mux_arch; VHDL语言的一基本些特点： VHDL语言由保留关键字组成； 一般，VHDL语言对字母的大小写不敏感；但是在单引号、双引号所括的字符、字符串要例外。 每条VHDL语句由一个分号（；）结束； VHDL语言对空格不敏感，可留出一些空格来增加程序的可读性； 在“－－”之后是的VHDL的注释语句； VHDL有以下描述风格： 行为描述； 数据流（寄存器传输RTL）描述； 结构化描述； 2、VHDL程序基本结构 基本结构包括： 实体（entity） 结构体（architecture） 配置（configuration） 库（library）、程序包（package） 库、程序包 实体（entity） 结构体 （architecture） 进程 或其它并行结构 配置（configuration） 3、实体（说明） 实体（说明）： 定义系统的输入输出端口 语法： Entity entity_name is Generic declarations Port declarations End entity_name; (1076-1987 version) End entity entity_name; (1076-1993 version) 类属说明 确定实体或组件中定义的局部常数。模块化设计时多用于不同层次模块之间信息的传递。可从外部改变内部电路结构和规模。必须放在端口说明之前。 Generic( 常数名称：类型[：＝缺省值] {常数名称：类型[：＝缺省值]} ); 其中，{}表示为可选项。 类属常用于定义： 实体端口的大小、 设计实体的物理特性、 总线宽度、 元件例化的数量等。 例：Entity mck is Generic(width : integer:=16); Port(add_bus : out std_logic_vector (width-1 downto 0)); … Entity mck; 例：2输入与门是实体描述 Entity and2 is Generic(risewidth : time:=1ns Fallwidth : time:=1ns); Port(a1 : in std_logic; a0 : in std_logic; z0 : out std_logic); end entity and2; 注意：数据类型time用于仿真模块的设计。综合器仅支持数据类型为整数的类属值。 （2）端口声明 端口声明：确定输入输出端口的数目和类型。 port( 端口名称{，端口名称}：端口模式 数据类型； 端口名称{，端口名称}：端口模式 数据类型); 其中，端口模式： in 输入型，此端口为只读型。 out 输出型，此端口只能对其赋值。 inout 输入输出型，既可读也可赋值。 Buffer 缓冲型，与out相似，但可读。 数据类型：指端口上流动的数据的表达格式。为预先定义好的数据类型。 如：bit、bit_vector、integer、std_logic、std_logic_vector等 例：Entity nand2 is Port( A,b : in bit; Z : out bit); End nand2; 结构体 作用：定义系统（或模块）的行为、元件几内部的连接关系，即描述其逻辑功能。 两个组成部分： 对数据类型、常数、信号、子程序、元件等元素的说明部分。 以各种不同的描述风格描述的系统的逻辑功能部分。常用的描述风格有：行为描述、数据流。 实体与结构体的关系： 一个设计实体可有多个结构体，代表实体的多种实现方式。各个结构体的地位相同（并行关系）。但一个结构体只能对应一个实体。 结构体的语法： Architecture 结构体名称 of 实体名称 is [说明语句]内部信号、常数、数据类型、子程序（