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EDA技术试卷一new.doc
☆
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密
封
线
内
不
要
答
题
☆
☆
姓 名 学 号 班 级 本套试卷共 5 页
一、选择题:(每题2分, 共20分)
大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是:___ __
A. CPLD是基于查找表结构的可编程逻辑器件
B. CPLD即是现场可编程逻辑器件的英文简称
C. 早期的CPLD是从FPGA的结构扩展而来
D. 在Xilinx公司生产的器件中,XC9500系列属CPLD结构
基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种,按照自顶向下的设计流程,其先后顺序应该是:_________
A.①②③④ B.②①④③ C.④③②① D.②④③①
下面对利用原理图输入设计方法进行数字电路系统设计,哪一种说法是正确的:__________
A.原理图输入设计方法直观便捷,很适合完成较大规模的电路系统设计
B.原理图输入设计方法多用于较规范、规模不大的电路设计,和HDL代码描述方法均可以被综合,相得益彰
C.原理图输入设计方法无法对电路进行功能描述
D.原理图输入设计方法不适合进行层次化设计
在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是:_______
A.PROCESS为一无限循环语句
B.敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
C.当前进程中声明的变量不可用于其他进程
D.进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
对于信号和变量的说法,哪一个是不正确的:_________
A.信号用于作为进程中局部数据存储单元
B.变量的赋值是立即完成的
C.信号在整个结构体内的任何地方都能适用
D.变量和信号的赋值符号不一样
进程中的信号赋值语句,其信号更新是_______。
按顺序完成;
比变量更快完成;
在进程的最后完成;
都不对。
VHDL语言共支持四种常用库,其中哪种库是用户的VHDL设计现行工作库:_______
A.IEEE库
B.VITAL库
C.STD库
D.WORK工作库
☆
☆
密
封
线
内
不
要
答
题
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☆
姓 名 学 号 班 级 VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述___________。
器件外部特性;
器件的内部功能;
器件的综合约束;
器件外部特性与内部功能。
下列语句中,不属于并行语句的是:_______
A.进程语句
B.CASE语句
C.元件例化语句
D.WHEN…ELSE…语句
10. 下列标识符中,__________是不合法的标识符。
A. State0 B. 9moon C. Not_Ack_0 D. signall
二、写出下列名词缩写的中文(或者英文)含义(每题2分,共10分)
ASIC
FPGA
IP
FSM
HDL
三、VHDL程序填空:(20分)
1. 以下程序是一个BCD码表示0~99计数器的VHDL描述,试补充完整。(10分)
library ieee;
use ieee.std_logic_1164.all;
use ____________________________________________;
entity cnt100b is
port clk, rst, en : in std_logic; cq : out std_logic_vector 7 downto 0 ;-- 计数输出 cout: out std_logic ; -- 进位输出
end entity cnt100b;
______________________ bhv of cnt100b is
begin
process clk, rst, en ______________ cqi : std_logic_vector 7 downto 0 ;
begin
if rst 1 then cqi : __________________; -- 计数器清零复位
else if ___________________________________ then -- 上升沿判断 if en 1 then if cqi 3 downto 0 1001 then -- 比较低4位 ______________________; -- 计数加1 else if cqi 7 downto 4 1001 then-- 比较高4位 cqi : cqi + 16; else cqi : others 0 ; end if; __
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