异步时钟域的亚态问题和同步器.docx

异步时钟域的亚稳态问题和同步器(Z) Metastability in the asynchronous clocks and Synchronizer摘?要：相较纯粹的单一时钟的同步电路设计，设计人员更多遇到的是多时钟域的异步电路设计。因此，异步电路设计在数字电路设计中的重要性不言而喻。本文主要就异步设计中涉及到的亚稳态问题，作简要介绍，并提出常用的解决办法——即同步器的使用。关键词：异步电路设计、亚稳态、同步器。Abstract: Compared with the pure one-clock synchronous designs，the designers more often deal with the multi-clock asychronous designs. Therefore, asynchronous circuit design is very important in the field of digital circuit design. This paper briefly describes the problematic metastability in the asynchronous designs and presents a regular solution——synchronizer.Key words: Asynchronous circuit design, Metastability, Synchronizer.毫无疑问，单一时钟域的电路设计是数字电路中最基本的技能，其时序分析（Timing Analysis）也是最简单的。与之相对，在多时钟域中跨时钟域传输信号易出现亚稳态，加上自动时序分析工具对异步信号处理的力不从心，这些都使得多时钟域的异步设计和分析较为困难。不幸的是，现实世界是异步的。如我们常常看见的键盘输入、磁盘文件传输、UART（通用异步收发器）等等，都是异步时序的事例。1?亚稳态（metastability）时序电路采用触发器和锁存器作为存储单元，这两种器件都易进入亚稳态[1]。所谓亚稳态是指触发器无法在某个规定的时间段内达到一个可确认的状态。如图1所示，对任何一种触发器，在时钟触发沿前后存在一个小的时间窗口（称为判决窗口，decision window），输入信号在判决窗口内必须保持稳定，否则，触发器就会进入亚稳态，既无法预测该单元的的输出电平，也无法预测何时输出才能稳定在某个电平上。? 这个判决窗口由建立时间（setup time）和保持时间（hold time）两部分组成。并且时间窗口也是多种因素的函数，包括触发器设计 、实现技术、运行环境以及无缓冲输出的负载等。输入信号陡峭的边沿可以将此窗口减至最小，随着时钟频率的升高，会出现更多有问题的时间窗口，而随着数据频率的提升，这种窗口的命中概率会增加，即进入亚稳态的概率会增加。亚稳态不能从根本上消除，但可以通过采取一定的措施使其对电路造成的影响降低。[2]通常我们用故障间隔平均时间（MTBF，mean time between failures）来衡量亚稳态的影响。MTBF越大则说明亚稳态对电路产生地影响越小，反之亦然。如当MTBF等于几十年或者上百年时，我们就认为它对电路的影响基本上可以忽略。实验结果表明：对于输入为异步信号的电路，其MTBF与从亚稳态状态下恢复的时间长度（如图1所示的 ）有着指数的关系[3]。 ? 2?同步器（synchronizer）在实际中，我们常用的是采用两级触发器串联的同步器（如图1）[4]。这种用两级触发器串联的同步器亦称为电平同步器（the level synchronizer），它是其他同步器的基础。对于电平同步器，它能将输入第一级触发器的异步电平信号（保险起见，电平信号应保持大于两个同步时钟周期），转换成第二级触发器输出的同步电平信号。第一级触发器对输入的判决时间 有整个同步时钟周期的长度。因此，它的MTBF比单触发器的同步器更大，即亚稳态所产生的影响更小，通常是在我们的可以容忍的范围之内。?因此，对于高速率数字电路的同步器，通常采取的策略是用触发器级联来实现时间缓冲，为电路从亚稳态下恢复过来提供时间，即以时间延迟为代价，降低亚稳态的发生对电路的影响。?下面再分别介绍另外两种常用的同步器。2.1?边沿检测同步器（the edge synchronizer）如图2所示，边沿检测同步器在电平同步器的输出端增加了一个触发器。新增触发器的输出经反相后和电平同步器的输出进行与操作。这一电路会检测同步器输入信号的上升沿，产生一个与同步时钟周期等宽、高电平有效的脉冲。如果将与门的两个输入端交换使用，就可以构成一个检测输入信号下降沿的同步器。将与门改为与非门，