8位二进制全加设计+杭州电子科技大学+EDA实验报告.doc

《EDA技术》实验报告 实验名称： 8位二进制全加器设计 一、实验设计要求 以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。 二、设计原理 电路结构图或原理图 电路功能描述 定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是个二进制数，STD_LOGIC_VECTOR。 CIN是输入的进位IN STD_LOGIC；输出端口：SUM为和，IN STD_LOGIC COUT为输出的进位。 C1, C2, C3,C4,C5,C6,C7作为器件内部的连接线，采用映射语句port map()将8个一位二进制全加器连接起来构成一个完整的全加器。低位全加器进位输出端连到高一位全加器的进位输入端，任何一位的加法运算必须等到低位加法完成时才能进行，这种进位方式称为串行进位 三、实验程序 程序1：半加器描述 功 能：程序功能简介 VHDL源程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY H_ADDER IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END ENTITY H_ADDER; ARCHITECTURE FH1 OF H_ADDER IS BEGIN SO = NOT (A XOR (NOT B)); CO = A AND B; END ARCHITECTURE FH1; 程序2：一位二进制全加器设计顶层描述 功能：程序功能简介 VHDL源程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY F_ADDER IS PORT (AIN, BIN, CIN : IN STD_LOGIC; COUT, SUM : OUT STD_LOGIC ); END ENTITY F_ADDER; ARCHITECTURE FD1 OF F_ADDER IS COMPONENT H_ADDER IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END COMPONENT; SIGNAL D, E, F : STD_LOGIC; BEGIN U1 : H_ADDER PORT MAP(A = AIN, B = BIN, CO = D, SO = E); U2 : H_ADDER PORT MAP(A = E, B = CIN, CO = F, SO = SUM); COUT = D OR F; END ARCHITECTURE FD1; 程序3：8位并行二进制全加器顶层文件 功能：程序功能简介 VHDL源程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY F_ADDER8 IS PORT ( AIN, BIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CIN : IN STD_LOGIC; SUM : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT : OUT STD_LOGIC ); END F_ADDER8; ARCHITECTURE ONE OF F_ADDER8 IS COMPONENT F_ADDER IS PORT (AIN, BIN, CIN : IN STD_LOGIC; COUT, SUM : OUT STD_LOGIC ); END COMPONENT; SIGNAL C1, C2, C3,C4,C5,C6,C7: STD_LOGIC; BEGIN U1 : F_ADDER PORT MAP(AIN = AIN(0), BIN = BIN(0), CIN = CIN, SUM = SUM(0), COUT = C1); U2 : F_ADDER PORT MAP(AIN = AIN(1), BIN = BIN(1), CIN = C1, SUM = SUM(1), COUT = C2); U3 : F_ADDER PORT MAP(AIN = AIN(2), BIN = BIN(2), CIN = C2, SUM = SUM(2), COUT = C3); U4 : F_ADDER PORT MAP(AIN = AIN(3), BIN = BIN(3), CIN = C3, SUM = SUM(3), COUT = C4); U5 : F_AD