可编程逻辑器件实现三-八译码器精要.ppt

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可编程逻辑器件实现三-八译码器 1.3基于乘积项的CPLD结构 乘积项结构CPLD的逻辑实现原理 CPLD将以下面的方式来实现 硬件描述语言VHDL library IEEE; use IEEE.std_logic_1164.all; entity exp2hdl is port ( K: in STD_LOGIC_VECTOR (3 downto 1));; POUT: out STD_LOGIC_VECTOR (8 downto 1)); end exp2hdl; architecture exp2hdl_arch of exp2hdl is SIGNAL K: STD_LOGIC_VECTOR (3 downto 1); begin PROCESS(K) begin CASE K IS WHEN 000 = POUT WHEN 001 = POUT WHEN 010 = POUT WHEN 011 = POUT WHEN 100 = POUT WHEN 101 = POUT WHEN 110 = POUT WHEN others = POUT END CASE; end process; end exp2hdl_arch; * MAX7000 可分为五块结构:逻辑阵列块,宏单元(Marocell),扩展乘积项,可编程连线阵列(PIA)和I/O控制块 (2) 宏单元的具体结构 MAX7000系列 PRN CLRN ENA 逻辑阵列 全局 清零 共享 逻辑 扩展项 清零 时钟 清零选择 寄存器旁路 并行 扩展项 通往 I/O 模块 通往 PIA 乘积项选择矩阵 来自 I/O引脚 全局 时钟 Q D EN 来自 PIA的 36个信号 快速输入选择 2 out=(A+B)*C*(D’)=A*C*D’ + B*C*D’ D触发器的实现比较简单,直接利用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道,直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连,把结果输出到芯片管脚。 *

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