FPGA学习等精度测频.doc

FPGA学习——等精度测频 由于最近一直在与队员一起攻克题目，所以没时间写博客，现在把最近做的东西总结一下，希望对大家有帮助。 以前一直是用测频率法来测信号的频率，就是在一秒内测被测频率的个数，即为频率，这种方法在高频时还行，低频就误差比较大，无论是用FPGA还是单片机都差不多，所以我们这次用了一种相对更精确的测量方法——等精度测频法，主导思想是利用一个D触发器保证测量时间是被测频率的整数倍，对被测频率和基准频率进行计数，利用计数值求出被测频率，这种方法在高频低频段均适用，由于测量误差只与基准频率和闸门时间有关，与被测频率无关，故称之为等精度测频。 由于FPGA对数据处理有困难，所以我们用FPGA计数，然后把数据传给单片机处理，显示数据。我们这次的测频范围为0.01HZ到50MHZ，精确到小数点后两位，测频误差在10的-5次方以下。 我做的是FPGA的部分，先附上思路： 等精度测频就是对基准频率和待测频率在一段时间内分别计数，通过一个D触发器确保计数时间是待测频率的整数倍，系统的误差只与门控时间和基准频率有关，与待测频率无关，达到等精度测频的目的。计数器是用两个32位二进制计数器，通过一个3—8选择器把64位变成8位，传给单片机，经单片机处理后恢复出两个计数值，计算出频率。 RTL图 附上程序，欢迎探讨 分频模块——产生基准频率1MHZ方波 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FENPIN IS PORT( CLK:IN STD_LOGIC; CLOCK:OUT STD_LOGIC ); END ENTITY; ARCHITECTURE ART OF FENPIN IS SIGNAL COUNT :INTEGER RANGE 0 TO 10#49#; BEGIN PROCESS(CLK)IS BEGIN IF(CLKEVENT AND CLK=1)THEN IF(COUNT=10#49#)THEN COUNT=0; ELSE COUNT=COUNT+1; END IF; END IF; END PROCESS; PROCESS(COUNT)IS BEGIN IF(COUNT=10#24#)THEN CLOCK=1; ELSE CLOCK=0; END IF; END PROCESS; END ARCHITECTURE; D触发器模块——保证测量时间是被测频率整数倍 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DCHUFA IS PORT( CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; D:IN STD_LOGIC; Q:OUT STD_LOGIC ); END ENTITY; ARCHITECTURE ART OF DCHUFA IS SIGNAL Q1:STD_LOGIC; BEGIN PROCESS(CLR,CLK) BEGIN IF(CLR=0)THEN Q1=0; ELSE IF(CLKEVENT AND CLK=1)THEN Q1=D; END IF; END IF; END PROCESS; Q=Q1; END ARCHITECTURE; 计数模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JISHU IS PORT( CLK:IN STD_LOGIC; CLR,ENA:IN STD_LOGIC; OQ:OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END ENTITY; ARCHITECTURE ART OF JISHU IS SIGNAL TMP:STD_LOGIC_VECTOR(31 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF(CLR=0)THEN TMP=00000000000000000000000000000000; ELSIF(ENA=1)THEN IF(CLKEVENT AND CLK=1)THEN TMP=TMP+1; END IF; END IF; END PROCESS; PROCESS(ENA) BEGIN IF ENAEVENT AND ENA=0 THEN OQ=TMP; END IF; END PROC