数字模块实例-Verilog.doc

一、加、减法器 2 1、半加器 2 2、全加器 2 3、串行进位加法器（行波进位加法器） 4 4、超前进位加法器（先行进位加法器） 4 5、进位链加法器、跳跃进位加法器 7 6、进位旁路加法器、线性进位选择加法器等 9 7、减法器 9 二、乘法器 10 1、定点原码乘法器 10 2、加法树乘法器 12 3、查找表乘法器 13 4、布尔乘法器 14 三、CORDIC数字计算机 18 四、Johnson计数器 21 五、移位寄存器 22 1、串并转换模块 22 2生成伪随机数及伪随机序列应用设计 24 3桶形移位寄存器（循环移位寄存器） 27 六、编码译码器 29 1、差错控制编码 29 2、HDB3编码与译码 37 3曼彻斯特编译码器 39 RS（204,188）译码器 46 4、Gray码与二进制码的转换 46 5、NRZI编码 46 七、加密解密模块 48 1、DES加密模块 48 一、加、减法器 1、半加器 半加器：输入为两个二进制数，输出产生两个二进制数，一个和位、一个进位，不包括来自低位的进位。逻辑表达式为：，其电路符号为： 2、全加器 在将两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，这种运算为全加，其电路为全加器。逻辑表达式为： 电路图： 由半加器组成的结构如下： Verilog模型 或 3、串行进位加法器（行波进位加法器） 依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，就可以构成多位加法器。 // 二进制行波进位加法器 module ripple_carry_adder(x, y, cin, sum, cout); parameter N = 8; input cin; input [N-1:0] x, y; output [N-1:0] sum; output cout; reg cout; reg [N-1:0] sum; reg q[N:0]; always @(x or y or cin)begin:ADDER integer i; q[0] = cin; for(i=0; i=N-1; i=i+1)begin q[i+1] = (x[i]y[i]) | (x[i]q[i]) | (y[i]q[i]); sum[i] = x[i] ^ y[i] ^ q[i]; end cout = q[N]; end endmodule 4、超前进位加法器（先行进位加法器） 产生进位输出的情况是AB=1、A+B=1且CI=1，则得：即 高位的进位输入不用等到低位计算完后就可得到，提高了计算速度，其电路结构如下： 其电路符号 Verilog描述： GP生成器： 使用两个一位加法器与一个ＧＰ生成器设计两位的超前进位加法器 同样可以进行继续扩展 5、进位链加法器、跳跃进位加法器 module carry_chain_adder(x, y, cin, sum, cout); parameter DSIZE = 8; input cin; input [DSIZE-1:0] x, y; output [DSIZE-1:0] sum; output cout; reg cout, q[DSIZE:0], p[DSIZE-1:0], g[DSIZE-1:0]; reg [DSIZE-1:0] sum; always @(x or y or cin)begin:ADDER integer i; q[0] = cin; for(i=0; iDSIZE; i=i+1)begin p[i] = x[i]^y[i]; g[i] = y[i]; q[i+1] = (p[i])?q[i]:g[i]; sum[i] = p[i]^q[i]; end cout = q[DSIZE]; end endmodule // 二进制跳跃进位加法器 module carry_skip_adder(x_in, y_in, c_in, sum, c_out); parameter DSIZE = 12; parameter S = 4; input c_in; input [DSIZE-1:0] x_in, y_in; output [DSIZE-1:0] sum; reg [DSIZE-1:0] sum; output c_out; reg c_out; integer i, j; reg [DSIZE:0] q; always @(x_in or y_in