基于FPGA的数字钟课程设计_图文.docVIP

集成电路设计 课程设计报告 专业 班级 学号 姓名 基于FPGA的数字钟课程设计 任务和设计要求设计具有时、分、秒计数显示，以24小时循环计时的时钟电路，带有清零和校准功能； 设计原理采用硬件描述语言Verilog 进行编程，实现20MHZ晶振到1HZ的分频；采用verilog语言实现数字表功能实现的各个模块；通过各个模块的代码生成相应的模块原理图；再将各个模块生成的原理图进行叠加组成一个数字表系统； 系统设计设计的数字表有6个输入，16个输出；6个输入中，有一个是时钟信号，开发板上的28号引脚输入的50MHZ的时钟信号；一个清零端，当数字表正常显示时，按下清零端可以实现数字钟整体电路图： 各个模块设计 基于EP1C6Q240C8的数字钟设计，有6个模块组成： Fdiv 分频模块 Control 模式选择模块 Tune 校正模块 Zoushi 时间正常运行模块 Saomiao 数码管动态扫描模块； Decoder BCD译码模块； Fdiv 模块： 功能：实现20MHZ的时钟信号分成10KHZ的信号和1HZ的信号； 输入：clk 为20MHZ的时钟信号； 输出：f10000HZ 为10KH的时钟信号； F1HZ 为1HZ的时钟信号； Fdiv 模块代码： module fdiv(clk,f10000Hz,f1Hz); output f10000Hz,f1Hz; input clk; reg f10000Hz,f1Hz; integer CNT1=0,CNT2=0; always@(posedge clk) begin if(CNT11999) begin CNT1=CNT1+1; f10000Hz=1b0; end else begin CNT1=0; f10000Hz=1b1; end end always@(posedge f10000Hz) begin if(CNT29999) begin CNT2=CNT2+1; f1Hz=1b0; end else begin CNT2=0; f1Hz=1b1; end end endmodule fdiv 模块波形仿真： 由于实际的分频波形仿真中，由于要将20MHZ的分成1HZ的，需要将信号缩小20 000 000倍，因此，此处采用将20HZ的先分成10HZ，然后再将10HZ的分成1HZ的时钟信号；在仿真中这样整，在实际演示中再改下代码，实现真正的20MHZ到1HZ的分频；它们只是一个倍数关系而已； Control 模块： 功能：实现电子表的正常显示及时间校正模式的转换； 输入：key 模式修改键，每来一个高电平，mode加一次。如果mode 的值为2，则mode被赋值为 1； Reset 复位键，如果reset 为 1，则mode 被赋值为0； 输出：mode 用于输出到下一级模块，进行模式判断； Control 模块源代码： module control(mode,key,reset); input key,reset; output[1:0] mode; reg[1:0] mode; always@(posedge key) begin if(reset) begin mode=2b00; end else begin mode=mode+2b01; if(mode==2) begin m