《DSP原理与应用》课件_C54硬件结构.ppt

系统复位 ’C54x设有复位输入引脚RS，通过RS可对芯片进行复位，使程序从FF80H单元开始执行。 复位期间，处理器将进行如下操作 ⑾ 产生同步复位信号，对外围电路初始化； ⑿ 下列状态位置初值：ARP=0 ASM=0 AVIS=0 BRAF=0 C=1 C16=0 CLKOFF=0 CMPT=0 CPL=0 DP=0 DROM=0 FRCT=0 HM=0 INTM=1 OVA=0 OVB=0 OVLY=0 OVM=0 SXM=1 TC=1 XF=1 注意： ① 复位期间，不对其余的状态位和堆栈指针SP初始化； ② 若MP/MC=0，则CPU从内部程序存储器开始执行，否则将从外部程序存储器开始执行程序。 中断系统 中断系统是为计算机系统提供实时操作、多任务和多进程操作的关键部件 中断信号 ： ① 由外设向CPU传送数据的硬件设备产生 ② 由外设向CPU提取数据的硬件设备产生 ③ 由定时器产生 中断分类： 软中断—由程序指令产生的中断: INTR，TRAP，RESET等;（相关寄存器：IFR、IMR） 硬中断—由外部设备信号产生的中断（外部中断信号、片内外设电路信号）。 可屏蔽中断和非可屏蔽中断 外部总线 外部总线 数据总线：D15~D0 16位 用于外部程序存储器、数据存储器和I/O口的数据总线。 控制总线： PS--外部程序存储器片选信号，用来选通程序存储器，作为外部程序存储器的第1选通信号，与存储器CS1连接； DS--外部数据存储器片选信号，用来选通数据存储器，作为外部数据存储器的第1选通信号，与存储器CS1连接； IS--I/O选择信号，用来选通外部I/O设备，作为I/O的第1选通信号，与I/O的CS1连接； MSTRB--外部存储器选通信号，用来选通程序存储器和数据存储器，分别作为两存储器的第2选通信号，与存储器CS2连接； 外部总线 控制总线（续） IOSTRB--I/O设备选通信号，用来选通外部I/O设备，作为I/O的第2选通信号，与I/O的CS2连接； R/W --读/写信号，用来实现数据存储器和I/O设备的读写操作，控制数据流的方向； READY --数据准备好信号，用来实现CPU与不同速度的存储器或I/O进行数据交换； HOLD --保持请求信号，用来控制’C54x的保持工作模式，即：正常模式和并发DMA模式； 54系列外部总线情况 信号 541~6 548~10 5409、16 5402 5420 说 明 A0~Ai 15~0 22~0 22~0 19~0 17~0 地址总线 D0~D15 15~0 15~0 15~0 15~0 15~0 数据总线 PS √ √ √ √ √ 程序空间片选 DS √ √ √ √ √ 数据空间片选 IS √ √ √ √ √ I/O空间片选 MSTRB √ √ √ √ √ 外部存储器选通 IOSTRB √ √ √ √ √ I/O空间选通 R/W √ √ √ √ √ 读/写信号 READY √ √ √ √ √ 数据准备完成 HOLD √ √ √ √ √ 保持请求 HOLDA √ √ √ √ √ 保持响应 MSC √ √ √ √ √ 微状态完成 IAQ √ √ √ √ √ 中断请求 IACK √ √ √ √ √ 中断响应 考察指令：(程序存储器和数据存储器都在片外) ST T, *AR3 ;Smem写 LD *AR2+, A ;Xmem和Ymem读 || MAC *AR5+, B 一条写单操作数指令紧跟一条双操作数读指令，CPU对外部总线在一个机器周期内只能访问一次。故会发生流水线冲突！ 对于这种情况，CPU依据优先级别自动解决！ 外部总线的优先级别 外部总线的等待状态控制 CPU内部等待状态控制部件： ① 软件可编程等待状态发生器 ② 可编程分区转换逻辑 控制寄存器： ① 软件等待状态寄存器（SWWSR） ② 分区转换控制寄存器（BSCR） 等待状态控制寄存器 ① 每三位字段规定插入等待状态为：0~7(111B)； ② 复位状态：SWWSR=7FFFH，外部等待周期为最大值，确保初始化期间CPU能与外部慢速设备正常通信！ 软件等待状态控制寄存器 等待状态发射器 分区转换控制寄存器 ㈠ 在外部存储器分区之间切换时，不需要外部为存储器插入等待状态; ㈡ 以下情况自动插入等待周期 ① 跨越外部程序或数据空间中的存储器分区界线寻址 ② 在访问越过程序存储器到数据存储器 ㈢ 使存储器在其他器件驱动总线之前先释放掉总线，从而防止总线竞争 分区转换具体原理 自动插入一个附加周期： ① 当对程序存储器进行一次读操作之后，紧随其后对不同的存储器分区进行另一次程序存储器读或数据存储器读操作。 ② 当PS~DS位置1时，读一次程序存储器