第5章VHDL设计进阶-ST概要.ppt

5.2 VHDL设计实例及其语法内涵 5.2.4 三态门设计 一个’Z’表示一个逻辑位 ? ‘Z’在综合中表示一个不确定的值，因此不同的综合器可能会给出不同的综合结果。 VHDL语法规定不区分大小写，但IEEE库中对STD_LOGIC的预定义将高阻态确定为’Z’，因此高阻态’Z’必须大写。 5.2 VHDL设计实例及其语法内涵 5.2.5 双向端口的设计方法 5.2 VHDL设计实例及其语法内涵 5.2.5 双向端口的设计方法 5.2 VHDL设计实例及其语法内涵 5.2.5 双向端口的设计方法 5.2 VHDL设计实例及其语法内涵 5.2.5 双向端口的设计方法 5.2.6 三态总线电路设计 5.2 VHDL设计实例及其语法内涵 5.2.6 三态总线电路设计 信号output有四个激励源/赋值源 ? 信号赋值规则：同一信号在进程中有多个赋值源，只有最接近END PROCESS的赋值语句有效 ? 只有input0 可能作为output的输出 5.2 VHDL设计实例及其语法内涵 5.2.6 三态总线电路设计 四个并列的WHEN_ELSE并行语句始终只有一条语句被执行。 5.2 VHDL设计实例及其语法内涵 5.2.6 三态总线电路设计 在结构体中，每一条并行语句等同于一个独立运行的进程 ? 并行语句和各个进程相互之间独立运行 如果四个IF语句放在四个并列的PROCESS中，则能综合出正确结果 一般情况下，同一进程中最好只放一个IF语句结构（可以嵌套） 5.2 VHDL设计实例及其语法内涵 5.2.7 双边沿触发时序电路设计讨论 VHDL不允许对同一信号在时钟的两个边沿进行赋值操作 VHDL在不同进程中对同一信号的任何赋值操作都是错误的 5.3 顺序语句归纳 5.3.1 进程语句格式 VHDL一个结构体中允许放置任意多个PROCESS 每个PROCESS可随其敏感信号参数表中定义的任一敏感参量变化而激活 所有被激活的进程是并行运行的 VHDL顺序语句是相对于HDL行为仿真而言，与硬件结构实现的逻辑行为并不完全等同 5.3 顺序语句归纳 5.3.2 进程结构组成 进程说明部分 定义一些局部量，可包括数据类型、常数、变量、属性、子程序等 顺序描述语句 信号赋值语句 变量赋值语句 进程启动语句（WAIT） 子程序调用语句 顺序描述语句 进程跳出语句 敏感信号参数表 多数VHDL综合器要求敏感信号表必须列出本进程中所有输入信号名 5.3 顺序语句归纳 5.3.3 进程要点 PROCESS为一无限循环语句 同一结构体中的任一进程是一个独立的无限循环程序结构，其返回操作是自动的。 进程的运行状态： ?等待状态 ? 满足特定条件（敏感变量发生变化） 执行状态 END PROCESS 等待状态 5.3 顺序语句归纳 5.3.3 进程要点 2. 进程中的顺序语句具有明显的顺序和并行双重性 软件语言中每一条语句的执行时间是确定的，其与CPU主频、工作方式、机器周期及指令周期等相关。 VHDL代码是一个整体；进程（PROCESS?END PROCESS）的运行时间与外部因素无关，与顺序语句数量无关；从行为仿真的角度看，运行时间固定为一个σ延时。 VHDL代码只能通过时序或功能仿真波形，以及对生成电路的实测来了解程序功能或可能存在的问题。 5.3 顺序语句归纳 5.3.3 进程要点 3. 进程语句本身是并行语句 同一结构体中的不同进程是根据各自的敏感信号独立并行运行的 ? 任何一条并行赋值语句都可以看作一个进程，其输入表达式中的信号即为此进程的敏感信号 5.3 顺序语句归纳 5.3.3 进程要点 4. 信号可以是多个进程间的通信线 信号具有全局性 ? 进城之间的通信是通过信号实现的 ? 进程只能使用信号，不能定义信号 5. 一个进程中只允许描述对应于一个时钟信号的同步时序逻辑 同一进程中可以含有多个条件语句，但一般地，一个进程只能描述针对同一时钟的同步时序逻辑，异步时序逻辑或多时钟同步逻辑必须由多个进程来表达。 5.4 并行赋值语句讨论 并行赋值语句 ? 缩略的进程语句 ? 并行赋值语句同顺序赋值语句都会有一个σ延时 ? 并行赋值语句也会包含类似进程的顺序语句特性。 5.5 IF语句概述 IF语句是一种条件语句，其可根据语句中设置的一种或多种条件，有选择地执行指定的顺序语句。 IF语句中至少应有一个条件句，条件句可以是一个BOOLEAN类型的标识符或者其判断结果的数据类型为BOOLEAN类型。 5.5 IF语句概述 IF语句结构分类： 在多重IF语句嵌套式条件