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大 连 海 洋 大 学 课 程 设 计 报 告 纸 学院(系):信息工程学院 专业班级:电子09-3 姓名:韩岩岩学号:0905110305 《EDA技术——数字电子钟设计》课程设计报告 一、设计目的： 1、掌握专业基础知识的综合应用能力。 2、通过MAX+PLUS II软件，掌握电子电路的设计、调试、仿真分析及下载功能。 3、完成设计电路的原理设计、仿真分析、故障排除。 4、逐步建立电子系统的研发、设计能力，为毕业设计打好基础。 二、设计仪器 计算机、MAX+PLUS II实验箱及相关软件 三、设计原理及内容本设计采用VHDL语言输入—各模块程序设计实现数字钟的设计、下载和调试。Hour1,hour2为时计时器的个位和十位输出。 译码结果送至LED数码管的7个显示段，分别显示0，1，2，3,4，5，6，7,8，9。 四、程序设计 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_arith.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY clock IS PORT (clk : IN STD_LOGIC; clk1 : IN STD_LOGIC; k1 : IN STD_LOGIC; LED_SA:OUT STD_LOGIC; LED_SB :OUT STD_LOGIC; LED_SC :OUT STD_LOGIC; LED_A :OUT STD_LOGIC; LED_B :OUT STD_LOGIC; LED_C :OUT STD_LOGIC; LED_D :OUT STD_LOGIC; LED_E :OUT STD_LOGIC; LED_F :OUT STD_LOGIC; LED_G :OUT STD_LOGIC; LED_DP :OUT STD_LOGIC ); END clock; ARCHITECTURE clock_arch OF clock IS SIGNAL second1_in : INTEGER RANGE 0 TO 9; SIGNAL second2_in : INTEGER RANGE 0 TO 5; SIGNAL minute1_in : INTEGER RANGE 0 TO 9; SIGNAL minute2_in : INTEGER RANGE 0 TO 5; SIGNAL hour1_in : INTEGER RANGE 0 TO 9; SIGNAL hour2_in : INTEGER RANGE 0 TO 2; SIGNAL Scount : STD_LOGIC; SIGNAL Mcount : STD_LOGIC; SIGNAL hcount : STD_LOGIC; SIGNAL count : INTEGER RANGE 0 TO 6; SIGNAL state : INTEGER RANGE 0 TO 6; SIGNAL SEG,SEG1,SEG2,SEG3,SEG4,SEG5,SEG6: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN --秒计数模块VHDL源程序-- PROCESS (clk, K1) variable scount1 : INTEGER RANGE 0 TO 9; variable scount2 : INTEGER RANGE 0 TO 9; BEGIN IF (K1 = 1 ) THEN scount1 := 0; scount2 := 0; ELSIF(clkEVENT AND clk = 1 ) THEN if ( k1=0) then scount1 := scount1 + 1; scount=0; END IF; IF (scount2=5 AND SCOUNT1=9) THEN scount2:=0; SCOUNT1:=0; scount=1; elsIF scount19 THEN