fpga(ep2c8q20果8c8n)引脚中文详解.docx

1.下载口。JTAG下载接口，对应下载的文件是SOF文件，速度快，JTAG将程序直接下载到FPGA中，但是掉电程序丢失，平时学习推荐使用JTAG方式，最后固化程序的时候再通过AS方式将程序下载到配置芯片中即可;AS下载接口，对应下载的是POF文件，速度相对较慢，需要重新上电并且拔掉下载线，才能工作，操作相对麻烦，不推荐学习的时候使用。2.FPGA引脚作用：（1）VCCINT:这些都是内部逻辑阵列电源电压引脚。 VCCINT还可以给输入缓冲区供电，用于LVPECL，LVDS（常规I / O和CLK引脚），差分HSTL，差分SSTL I/ O标准。Connect all VCCINT pins to 1.2 V. Decoupling depends on the design decoupling requirementsof the specific board. 所有VCCINT引脚连接至1.2 V，去耦依赖于设计脱钩的要求的具体电路板。（2）VCCIO[1…8]: 这些I / O电源电压引脚银行1至8。每个组可以支持不同的电压水平。 VCCIO供电到输出缓冲区，所有的I / O标准。 VCCIO供电输入缓冲区用于LVTTL，LVCMOS，1.5-V，1.8 V，2.5 V，3.3 V PCI，和3.3-V PCI-X，差分SSTL。差分HSTL。和LVDS lrecular我/ OL I / O标准。验证VCCIO电压等级连接是与QuartusII软件的引脚连接一致。去耦取决于设计去耦的具体要求的具体电路板。（3）VREFB[1..8]N[0..3]: 为每个I / O组的输入参考电压。这些引脚被用来作电压参考引脚。如果没有被用，就作为普通的I/O引脚。(4)VCCA PLL[1..4]: 模拟电源锁相环[1 ..4].将这些引脚连接到1.2 V，即使不使用PLL。更好的，使用一个孤立的线性电源钳工性能。您可以连接所有VCCA_ PLL引脚到一个单一的线性电源，以尽量减少成本。上锁相环的电源应脱钩。去耦依赖于设计脱钩要求的具体的电路板，欲了解更多信息，该引脚上的注意事项，请参阅锁相环在GYC/ llOevices的章节在Cyclone II器件手册。（5）VCCD PLL[1..4]:数字电源锁相环。这些引脚连接到安静的数字电源板（1.2 V），这也提供给VCCINT，即使不使用PLL。上锁相环的电源应脱钩。去耦取决于设计去耦要求的具体板子。（6）GNDA_PLL[1..4]:PLL的模拟地。这些引脚直接连接到同一数字地面，即使是不使用PLL。（7）GND_PLL[1..4]:PLL的地。connect these pins to the GND plane on the board。（8）NC: NO Connect.(9) DLCK: 专用配置时钟引脚。在PS配置，DCLK是用于时钟配置数据，从外部源到Cyclone II器件。在AS模式下，DCLK是Cyclone II器件的输出，为配置接口提供定时，。该引脚上的输入缓冲器支持用施密特触发电路的滞后。DCLK不应该被悬空。置高或者置低，哪个方便置哪个。（10）DATA0：专用配置数据输入引脚。在串行配置模式，位宽配置数据通过该引脚接收。在AS模式下，DATA0有一个始终是active的内部的上拉电阻， 该引脚上的输入缓冲区支持施密特触发器电路的滞后。DATA0不应该被悬空。置高或者置低，哪个方便置哪个。（11）MSEL[0.1]: （12）nCE: 专用低电平芯片使能引脚。 NCE低时，该设备已启用。当NCE高，设备被禁用。该引脚上的输入缓冲器支持滞后施密特触发器电路。在一个多设备配置中，NCE的第一个设备是绑低，而它的nCEO引脚驱动下一个设备的NCE。在单一的设备配置中，NCE绑低。（13）nCONFIG: 专用配置控制输入。在用户模式下，将该引脚低会导致FPGA失去它的配置数据，进入复位状态，和置所有I / O引脚为三态。返回该引脚为逻辑高电平启动重新配置。该引脚上的输入缓冲器支持使用施密特触发器的滞后电路。nCONFIG应该接10K外部上拉电阻到3.3 V电源，被拉高。如果配置方案采用增强型配置器件或EPC2， nCONFIG可以直接连接到配置设备引脚nINIT_ CONF。如果不使用该引脚，该引脚可通过一个电阻连接的VCCIO。（14）CONF_DONE:引脚类型为双向（漏极开路）。这是一个专用的配置状态引脚。作为一个状态输出，CONF_ DONE引脚为低在配置之前和其中。一旦接收到所有的配置数据没有错误，初始化周期开始，CONF_DONE被释放。作为一个状态输入，在接收所有数据之后CONF_ DONE变高。然后该设备初始化，进入用户模式。它不可以作为用户