典型组合逻辑集成电路资料.ppt

//Behavioral description of 2-to-1-line multiplexer module mux2to1_bh(A, B, SEL, L); input A, B, SEL; output L; reg L; //define register variable always @(SEL or A or B) if (SEL == 1) L = b; //也可以写成 if (SEL) L=B; else L = A; endmodule 例 //Behavioral description of 4-to-1-line multiplexer module mux4to1_bh(A,SEL,E,L); input [3:0] A; input [1:0] SEL; output L; reg L; always @(A or SEL or E) begin if (E==1) L = 0; else case (SEL) 2’d0: L = A[0]; 2’d1: L = A[1]; 2’d2: L = A[2]; 2’d3: L = A[3]; endcase end endmodule ＆ L * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 等效电路由三个基本元件构成 * 放大电路存在电抗元件，如电容、电感。因此输入信号的频率不同，电路的输出响应也不同。 * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 此处说明电压电流等为什麽用相量形式. * 等效电路由三个基本元件构成 * 放大电路存在电抗元件，如电容、电感。因此输入信号的频率不同，电路的输出响应也不同。 3.PLD的分类 PROM PLA PAL GAL 低密度可编程逻辑器件 （LDPLD） EPLD CPLD FPGA 高密度可编程逻辑器件 （HDPLD） 可编程逻辑器件 （PLD） 按集成密度划分为 2、按结构特点划分 简单PLD (PAL，GAL) 复杂的可编程器件(CPLD) : CPLD的代表芯片如：Altera的MAX系列 现场可编程门阵列(FPGA) PLD中的三种与、或阵列 与阵列、或阵列 均可编程(PLA) 与阵列固定，或阵 列可编程(PROM) 与阵列可编程，或 阵列固定(PAL和 GAL等) 按PLD中的与、或阵列是否编程分 4.5.2 组合逻辑电路的 PLD 实现 例1 由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。 写出该电路的逻辑表达式： AnBnCn AnBn AnCn BnCn 全加器 AnBnCn AnBnCn AnBnCn 试写出该电路的逻辑表达式。 4.6 用VerilogHDL描述组合逻辑电路 4.6.1 组合逻辑电路的门级建模 4.6.2 组合逻辑电路的数据流建模 4.6.3 组合逻辑电路的行为级建模 4.6 用VerilogHDL描述组合逻辑电路 用VerilogHDL描述组合逻辑电路有三种不同抽象级别：组合逻辑电路的门级描述、组合逻辑电路的数据流描述、组合逻辑电路的行为级描述。 VerilogHDL描述的电路就是该电路的VerilogHDL模型。 行为描述方式： 一般使用下述语句描述，可以对组合、时序逻辑电路建模。 1）initial 语句 2）always 语句 数据流描述方式： 一般使用assign语句描述，主要用于对组合逻辑电路建模。 门级描述： 一般使用Primitive（内部元件）、自定义的下层模块对电路描述。主要用于层次化设计中。 end 基本门级元件模型 元件符号 功能说明 元件符号 功能说明 and 多输入端的与门 nand 多输入端的与非门 or 多输入端的或门 nor 多输入端的或非门 xor 多输入端的异或门 xnor 多输入端的异或非门 buf 多输出端的缓冲器 not 多输出端的反相器 bufif1 控制信号高电平有效的三态缓冲器 notif1 控制信号高电平有效的 三态反相器 bufif0 控制信号低电平有效的三态缓冲器 notif0 控制信号低电平有效的 三态反相器 多输入门 多输出门 三态门 4.6.1 组合逻辑电路的门级建模 门级建模:将逻辑电路图用HDL规定的文本语言表示出来。 Verilog 基本门级元件 and