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MicroBlaze处理器原理 何宾 2009.10 MicroBlaze处理器原理 本章主要介绍Xilinx公司的MicroBlaze处理器的结构 及其原理。 该介绍MicroBlaze处理器时，重点介绍了MicroBlaze处 理器结构，MicroBlaze处理器信号接口，MicroBlaze处理 器应用二进制接口和MicroBlaze指令集结构。 MicroBlaze处理器结构概述 MicroBlaze处理器结构概述部分主要介绍了处理器的结 构框架，处理器的存储器结构，处理器的数据结构和指 令，处理器的浮点单元，处理器的FSL接口，处理器的流 水和分支结构以及处理器的特权指令。 MicroBlaze处理器结构概述 MicroBlaze处理器软核是RISC精简指令集计算机，该 RISC核针对Xilinx的FPGA芯片进行了优化。图1.1给出了 MicroBlaze处理器核的内部结构图。 MicroBlaze处理器结构概述 MicroBlaze处理器结构概述 图中MicroBlaze处理器的外部接口定义如下： DPLB（Data Processor Local Bus）：数据接口，处理 器本地总线； DOPB（Data On-chip Peripheral Bus）：数据接口，片 上外设总线； DLMB（Data Local Memory Bus）：数据接口，本地 存储器总线； IPLB（Instruction Processor Local Bus）：指令接口， 处理器本地总线； MicroBlaze处理器结构概述 IOPB（Instruction On-Chip Peripheral Bus）：指令接 口，片上外设总线； ILMB（Instruction Local Memory Bus）：指令接口， 本地存储器总线； MFSL 0..15（Fast Simple Link, FSL master interface）： FSL主接口； DWFSL 0..15（FSL master direct connection interface）： FSL主直接连接接口； SFSL0..15（Fast Simple Link, FSL slave interface）： FSL从接口； MicroBlaze处理器结构概述 DRFSL0..15（FSL slave direct connection interface）： FSL从直接连接接口； IXCL（Instruction side Xilinx CacheLink interface）：指 令侧高速缓存链接接口； DXCL（Data side Xilinx CacheLink interface）：数据侧 高速缓存链接接口； Core：时钟、复位、调试和跟踪信号； MicroBlaze处理器结构概述 MicroBlaze软核处理器是可配置的，设计人员可以根据 设计定制处理器的可选配置，根据版本的不同可配置的选 项不同。该软核处理器有以下几个方面的固定特征： 1、32个32位通用寄存器； 2、32位3个操作数的指令字，指令字有2种寻址模式； 3、32位的地址总线； 4、流水线操作； MicroBlaze处理器的存储器结构 MicroBlaze处理器采用哈佛存储器结构，即指令和数 据访问使用独立的地址空间。 每个一个地址空间都是32位长度（即，它们可以独 立的访问4GB的地址空间的指令和数据存储器）。 通过控制使重叠的数据和指令空间映射到相同的相 同的物理存储器上。这样对于调试试非常好的。 MicroBlaze处理器采用存储器映射方式访问I/O设备， 即存储器和I/O设备采用统一编址方式。 MicroBlaze处理器的存储器结构 处理器有下面三种接口可以通过存储器的方式访问： 本地存储器总线（LMB）；处理器本地总线（PLB）或者 片上外设总线（OPB）；Xilinx的CacheLink（XCL）。 处理器对本地存储器的访问和缓存读命中，需要一个 时钟周期的延迟。写数据缓存需要两个时钟周期的延迟。 MicroBlaze处理器的存储器结构 处理器的指令和数据缓存可以配置成4或8字的缓存行 （缓存最小结构单位）。缓存行越大，可存放的代码