微机课件05第五章：内存储器和存储体系.ppt

位扩展示意图（1K*4?1K*8） A0 … A9 MREQ D7~D4 D3~D0 R/W … … D0~D3 CS A0 … A9 WE 2114 D0~D3 CS A0 … A9 WE 2114 字扩展 芯片的字长满足要求，但芯片的字数不够 字扩展的连接方式 各存储芯片的读写线并联，接至CPU的读写控制端 各存储芯片的数据线并联，接至CPU的数据总线 各存储芯片的片内地址线并联，接至CPU地址总线低位 各存储芯片的片选线接译码器不同输出，译码器输入接至CPU地址总线高位，译码器一控制端接访存信号 A0 … A13 MREQ D7 ~D0 R/W … D0~D7 CS A0 … A13 WE … … … D0~D7 CS A0 … A13 WE D0~D7 CS A0 … A13 WE D0~D7 CS A0 … A13 WE 1 2 3 4 译码器 A14 A15 Y1 Y0 Y2 Y3 字扩展示意图（16K*8?64K*8） 字和位同时扩展（M1*N1?M2*N2） 芯片的字数和字长均不满足存储器的要求 字和位同时扩展的连接方式 所有芯片的片内地址线、读/写控制线均对应地并接在一起，连接到CPU地址和控制总线的对应位上。 同一地址区域内，不同芯片的片选信号连在一起，接到片选译码器的同一输出端；不同地址区域内的芯片的片选信号分别接到片选译码器的不同输出端 不同地址区域内，同一位芯片的数据线对应地并接在一起，连接到数据总线的对应位上。不同位芯片的数据线分别连接到数据总线的不同位上。 D0~D3 CS A0 … A9 WE D0~D3 CS A0 … A9 WE D0~D3 CS A0 … A9 WE D0~D3 CS A0 … A9 WE … … … … A0~A9 D7~D4 D3~D0 R/W 1 A10 MREQ 1 解决CPU和主存间速度、容量匹配问题的方法 双端口存储器（空间并行技术） 并行主存系统（时间并行技术） 高速缓冲存储器（5.5） 虚拟存储技术（5.6） n个容量相同的存储器/存储体，它们具有各自的地址寄存器、数据线、时序，可以独立编址、同时工作。各自以等同的方式与CPU传送信息。理想情况下，如果程序段或数据块都是连续地在主存中存取，将大大提高主存的访问速度。 各存储体的编址采用交叉编址方式，即将一套统一的编址，按序号交叉地分配给各个存储体。 P146 图5-13 数据总线 0 4 …… 1 5 …… 2 6 …… 3 7 …… 00000H 00001H FFFFEH FFFFFH 偶地址 存储模块 （低字节） 奇地址 存储模块 （高字节） 低8位 高8位 A19~A1 A0 BHE A0 特征 0 0 全字（规则字）传送 0 1 在高8位进行字节传送 1 0 在低8位进行字节传送 1 1 无效 BHE 非规则字的传送需要2个总线周期 存储器引脚接总线 数据总线D15~D0 读写控制WE，OE 访存选择M/IO 地址总线A0~A19 存储体选择A0和BHE 存储芯片片选CS 假定存储的内容为1, 即在Q处的电平为高. 读周期之初，两根位线预充值为逻辑1, 随后字线WL充高电平，使得两个访问控制晶体管M5与M6通路。第二步是保存在Q与Q的值传递给位线BL在它预充的电位，而泻掉BL预充的值，这是通过M1与M5的通路直接连到低电平使其值为逻辑0 (即Q的高电平使得晶体管M1通路). 在位线BL一侧，晶体管M4与M6通路，把位线连接到VDD所代表的逻辑1 (M4作为P沟道场效应管，由于栅极加了Q的低电平而M4通路). 如果存储的内容为0, 相反的电路状态将会使BL为1而BL为0. 只需要BL与BL有一个很小的电位差，读取的放大电路将会辨识出哪根位线是1哪根是0. 敏感度越高，读取速度越快。 * 写周期之初，把要写入的状态加载到位线。如果要写入0，则设置BL为1且BL为0。随后字线WL加载为高电平，位线的状态被载入SRAM的基本单元。这是通过位线输入驱动被设计为比基本单元相对较弱的晶体管更为强壮，使得位线状态可以覆盖基本单元交叉耦合的反相器的以前的状态。 * 半导体存储器概述 RAM和ROM 存储器与微处理器连接 并行