半导体集成电习题及答案.doc

第1章 集成电路的基本制造工艺1.6 一般TTL集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么? 答：集成运算放大器电路的外延层电阻率比一般TTL集成电路的外延层电阻率高。第2章 集成电路中的晶体管及其寄生效应复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL“与非”门输出管的，其图形如图题2.2所示。 提示：先求截锥体的高度 然后利用公式： ， 注意：在计算W、L时, 应考虑横向扩散。2.3 伴随一个横向PNP器件产生两个寄生的PNP晶体管，试问当横向PNP器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP管处于饱和状态时，会使得寄生晶体管的影响最大。2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA的电流负载下，≤0.4V，请在坐标纸上放大500倍画出其版图。给出设计条件如下： 答： 解题思路 = 1 \* GB2 ⑴由、求有效发射区周长； = 2 \* GB2 ⑵由设计条件画图 = 1 \* GB3 ①先画发射区引线孔； = 2 \* GB3 ②由孔四边各距画出发射区扩散孔； = 3 \* GB3 ③由先画出基区扩散孔的三边； = 4 \* GB3 ④由画出基区引线孔； = 5 \* GB3 ⑤由画出基区扩散孔的另一边； = 6 \* GB3 ⑥由先画出外延岛的三边； = 7 \* GB3 ⑦由画出集电极接触孔； = 8 \* GB3 ⑧由画出外延岛的另一边； = 9 \* GB3 ⑨由画出隔离槽的四周； = 10 \* GB3 ⑩验证所画晶体管的是否满足的条件，若不满足，则要对所作 的图进行修正，直至满足的条件。（ 及己知）第3章 集成电路中的无源元件 复 习 思 考 题3.3 设计一个4kΩ的基区扩散电阻及其版图。 试求： (1) 可取的电阻最小线宽=?你取多少?答：12μm (2) 粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头?答：一个弯头　第4章 晶体管晶体管逻辑(TTL)电路复 习 思 考 题4.4 某个TTL与非门的输出低电平测试结果为 =1V。试问这个器件合格吗?上机使用时有什么问题? 答：不合格。4.5 试分析图题4.5所示STTL电路在导通态和截止态时各节点的电压和电流，假定各管的=20, 和一般NPN管相同， =0.55V, =0.4～0.5V, =0.1～0.2V。答：（1）导通态（输出为低电平） ， ， ， ， ， ， ， ， ， ， ， ， （2）截止态（输出为高电平） ， ， ， ， ， ，与有关 4.7 要求图题4.7所示电路在低电平输出时带动20个同类门，试计算输出管 的集电极串联电阻的最大值 ,max是多少?答：244.8 试分析图题4.8所示两种电路在逻辑功能上的差别及产生差别的原因，并写出F，F′的逻辑表达式。答： , 4.9 写出图题4.9所示电路的输入与输出的逻辑关系。答：4.11 写出图题4.11所示电路的Q与A，B的逻辑关系，并说明为什么输出级一定要用有源泄放电路。答：第5章 发射极耦合逻辑(ECL)电路 不做习题第6章 集成注入逻辑( )电路 不做习题 第7章 MOS反相器复 习 思 考 题7.1已知一自举反相器如图题7.1所示，其负载管的W/L=2，设其他参数为=0.7V, =5V, ，忽略衬底偏置效应。(1) 当 时，欲使=0.3V，驱动管应取何尺寸?答：7.2 有一E/D NMOS反相器，若 =2V, =-2V, =25,=5V。(1) 求此反相器的逻辑电平是多少?答：第8章 MOS基本逻辑单元复 习 思 考 题8.2 图题 8.2为一E/D NMOS电路。(1) 试问此电路可实现何种逻辑运算?答：(2) 设 , , ， 输入高电平为 ，输入低电平为 。求各种输入情况下电路的直流工作状态、各结点电位、各支路电流及直流功耗。 答： = 1 \* GB2 ⑴设端，而A端又分两种情况： = 1 \* GB3 ①输入高电平