Verilog硬件描述语言设计实例.ppt

西安邮电学院计算机系 Verilog HDL模块设计实例 1.组合逻辑电路设计实例： [例1] 八位带进位端的加法器的设计实例（利用简单的算法描述） module adder_8(cout,sum,a,b,cin); output cout; output [7:0] sum; input cin; input[7:0] a,b; assign {cout,sum}=a+b+cin; endmodule [例2]指令译码电路的设计实例 （利用电平敏感的always块来设计组合逻辑） //操作码的宏定义 `define plus 3d0 `define minus 3d1 `define band 3d2 `define bor 3d3 `define unegate 3d4 module alu(out,opcode,a,b); output [7:0] out; input [2:0] opcode; input [7:0] a,b; reg [7:0] out;? always @(opcode or a or b) //用电平敏感的always块描述//组合逻辑 begin case(opcode) //算术运算 `plus: out=a+b; [例3].利用task和电平敏感的always块设 计比较后重组信号的组合逻辑. module sort4(ra,rb,rc,rd,a,b,c,d); parameter t=3; output [t:0] ra, rb, rc, rd; input [t:0] a, b, c, d; reg [t:0] ra, rb, rc, rd; always @(a or b or c or d) //用电平敏感的always块描述组合逻辑 begin reg [t:0] va, vb, vc, vd; {va,vb,vc,vd}={a,b,c,d}; sort2(va,vc); sort2(vb,vd); sort2(va,vb); sort2(vc,vd); sort2(vb,vc); {ra,rb,rc,rd}={va,vb,vc,vd}; end task sort2; inout [t:0] x, y; reg [t:0] tmp; if( x y ) begin tmp = x; x = y; y = tmp; end endtask? endmodule [例4]. 比较器的设计实例（利用赋 值语句设计组合逻辑） module compare(equal,a,b); parameter size=1; output equal; input [size-1:0] a, b; assign equal =（a==b）? 1 : 0; endmodule [例5]. 3-8译码器设计实例（利用赋 值语句设计组合逻辑） module decoder(out,in); output [7:0] out; input [2:0] in; assign out = 1‘b1in;/**** 把最低位的1 左移 in（根据从in口输入的值）位，并 赋予out ****/ endmodule [例6]. 8-3编码器的设计实例 编码器设计方案之一： module encoder1(out,in); output [2:0] out; input [7:0] in; reg [2:0] out; always @(in) begin: local integer i; out = 0; /*returns the value of the highest bit number turned on*/ for( i=0; i8; i=i+1 ) begin if( in[i] ) begin out = i; end end end endmodule 编码器设计方案之二： module encoder2 ( none_on, out2, out1, out0, h, g, f, e, d, c, b, a); input h, g, f, e, d, c, b, a; output none_on, out2, out1, out0; wire [3:0] outvec;? assign outvec= h? 4b0111 : g? 4b0110 : f? 4b0101: e? 4b0100 : d? 4b0011 :c? 4b0010 : b? 4b0001: a? 4b0000 : 4b1000;? assign none_on = ou