VHDL第6章仿真逻辑综合与(阅读).ppt

仿真的概念 仿真(simulation)是在电子系统设计过程中用来对设计的硬件描述和设计结果进行查错、验证的一种方法。 用VHDL语言描述电子系统后，每个层次的设计都需要进行正确性验证。 仿真是利用VHDL语言进行硬件设计的一个必不可少的步骤，它贯穿于设计的整个过程中。 基于VHDL语言的设计流程 仿真的层次 在硬件系统设计过程中一般要进行三次仿真 行为级仿真 RTL级仿真 门级仿真 行为级仿真 目的是验证系统的数学模型和行为是否正确，对系统的描述的抽象程度较高。 行为的验证和验证模块分割的合理性 在行为仿真时，VHDL的语法语句都可以执行。 RTL级仿真 也称为“前仿真” 目的是使被仿真模块符合逻辑综合工具的要求，使其能生成门级逻辑电路。 在RTL仿真时，不能使用VHDL中一些不可综合和难以综合的语句和数据类型。该级仿真不考虑惯性延时，但要仿真传输延时。 门级仿真 也称为“后仿真” 门级电路的仿真主要是验证系统的工作速度，惯性延时仅仅是仿真的时候有用，在综合的时候将被忽略。 用门级模型做验证，检查门的互连逻辑其功能是否正确 仿真程序的内容 (1)被测实体的引入 (2)被测实体仿真信号的输入 (3)被测实体工作状态的激活 (4)被测实体信号的输出 (5)被测实体功能仿真的结果比较，并给出辨别信息 (6)被测实体的仿真波形比较处理 仿真时的注意点 (1)仿真信号可以由程序直接产生，也可以用TEXTIO文件产生后读入 (2)仿真程序中可以简化实体描述，省略有关端口的描述。仿真程序实体描述的简化形式为： ENTITY 测试平台名 IS END 测试平台名； (3)对于功能仿真结果的判断，可以用断言语句（ASSORT）描述 仿真时的注意点 (4)为了比较和分析系统功能，寻求实现的最佳结构，往往利用一个测试平台对实体的不同结构进行仿真，应用配置语句为同一被测实体选用多个结构体。 CONFIGURATION 测试平台名 OF 被测实体名 IS FOR 被测实体的A的结构体名 END FOR; END 测试平台名； 同样，若选用结构体B，则配置语句可写为： CONFIGURATION 测试平台名 OF 被测实体名 IS FOR 被测实体的B的结构体名 END FOR; END 测试平台名； VHDL仿真程序结构 测试平台仅仅是用于仿真，因此可以利用所有的行为描述语言进行描述。 典型的测试平台包括 测试输入 测试结果 错误报告结果 VHDL仿真程序结构 产生输入信号 程序直接产生法 编辑输入波形文件方法 读TEXTIO文件产生法 VHDL仿真程序结构 显示结果 VHDL提供标准的std_textio函数包把输入输出结果显示在终端上。 简单的仿真程序 library IEEE; use IEEE.std_logic_1164.all; entity testbench is end entity testbench; architecture test_reg of testbench component shift_reg is port(clock : in std_logic; reset : in std_logic; load : in std_logic; sel : in std_logic_vector(1 downto 0); data : in std_logic_vector(4 downto 0); shiftreg : out std_logic_vector(4 downto 0)); end component; 简单的仿真程序 signal clock, reset, load: std_logic; signal shiftreg, data: std_logic_vector(4 downto 0); signal sel: std_logic_vector(1 downto 0); constant ClockPeriod : TIME := 50 ns; Begin UUT : shift_reg port map (clock = clock, reset = reset, load = load, data = data, shiftreg = shiftreg); process begin clock = not clock after (ClockPeriod / 2); end process; 简单的仿真程序 process begin reset = ’1’; data = 00000; load = ’0’; set