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第四章 VHDL语言 ENTITY mux21 IS PORT(a,b:IN BIT;s:IN BIT;y:OUT BIT); END ENTITY mux21; ARCHITECTURE one OF mux21 IS BEGIN y=(a AND (NOT s)) OR (b AND s); END ARCHITECTURE one; 一个可综合的vhdl描述的基本逻辑结构中：实体和结构体是必需的 实体（entity）说明 描述外部接口信息 结构体(architecture)说明 描述内部逻辑功能 [例4-2] …… ARCHITECTURE one OF mux21 IS BEGIN y = a WHEN s=0 ELSEb ; END ARCHITECTURE one; ENTITY mux21 IS PORT(a,b,s:IN BIT;y: OUT BIT); END ENTITY mux21; ARCHITECTURE one OF mux21 IS BEGIN PROCESS(a,b,s) BEGIN IF s=‘0’ THENy= a;ELSEy=b; END IF; END PROCESS; END ARCHITECTURE one; 二、VHDL相关语法说明 1、实体表达 2、实体名 MAX+PLUS II要求文件名必须与实体名一致。 上例中的e_name是实体名，具体取名由设计者自定，最好根据相应电路来确定，如count4b(4位二进制计数器)等。 实体名由字母、数字和下划线组成。必须由字母开头（数字、下划线不可以开头）。 不可以用EDA工具库中已定义的元件名作实体名。 3、PORT语句和端口信号名 端口模式—通道上的数据流动方式 输入（In）数据通过此端口被单向读入实体； 输出（Out）数据通过此端口从实体向外流出； 双向（Inout）：可代替所有其他模式，但降低了程序的可读性，一般用于与CPU的数据总线接口； 缓冲（Buffer）：与Out类似，但允许该管脚名作为一些逻辑的输入信号（即允许反馈）。 Out与Buffer的区别 ……ENTITY test1 ISPORT(a: in std_logic;b,c: out std_logic );END ENTITY test1;architecture a of test1 isbeginb = not(a);c = b;--Errorend architecture a; ……ENTITY test2 ISPORT(a: in std_logic;b : buffer std_logic;c: out std_logic );END ENTITY test2;architecture a of test2 isbeginb = not(a);c = b;end architecture a; 上例中的data_type是数据类型名； BIT数据类型的信号规定的取值范围是逻辑位‘1’和‘0’； 逻辑位0和1的表达必须加单引号，否则作为整数数据（INTEGER）处理； BIT型数据可参与算术运算或逻辑运算； 数据类型的定义包含在相应的程序包中。 6、结构体表达 结构体将具体实现一个实体； 每个实体可具有多个结构体,结构体间的地位是同等的； 同一结构体不能为不同的实体所拥有； 结构体不能单独存在,必须有一个实体； 综合后的可映射与硬件电路的设计实体中,一个实体只能对应一个结构体； 结构体的一般格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句]---内部信号，常数，数据类型， 函数等的定义； BEGIN [功能描述语句]；--并行处理语句 END ARCHITECTURE 结构体名； 结构体说明语句对结构体的功能描述语句中将要用到的 信号（SIGNAL） 数据类型（TYPE） 常数（CONSTANT） 元件（COMPONENT） 函数（FUNCTION） 过程（PROCEDURE）等加以说明。 注意：说明语句的作用范围—只作用于该结构体。 7、信号传输（赋值）符号和数据比较符号 信号赋值语句格式: 信号赋值目标 = 赋值源; 注意：赋值符号两边的信号的数据类型必须一致。 8、逻辑操作符 VHDL共有七种基本逻辑操作符： AND OR NAND NOR XOR XNOR NOT 9、IF_THEN 条件语句 IF 条件句 Then顺序语句； ELSE顺序语句； END IF； 语句格式： 赋值目标 =表达式 WHEN 赋值条件 ELSE