VHDL语言设计.ppt

2.Please describe the bottom-level file too. * 一、程序解释: 要求： 1.解释带有下划线的语句。 2.画出程序的原理图符号。 3．说明该程序逻辑功能。 library ieee;use ieee.std_logic_1164.all;ENTITY mux21 isport(a,b,s:in bit;y:out bit);end mux21; architecture one of mux21 isbegin y=a when s=0 else b;end one; 库使用申明 调用包集合 实体说明，实体名为mux21 端口说明， a,b,s为输入端口，数据类型为位 Y为输出端口，数据类型为位 构造体说明，构造体名为one 条件信号赋值语句，当s等于0时y输出a的值，否则y输出b的值 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY fun IS PORT (A: IN std_logic _Vector(0 TO 2);M : OUT std_logic _Vector(0 TO 2)); END fun; ARCHITECTURE art OF fun ISFUNCTION sam (X,Y,Z: BIT) RETURN BIT ISBEGINRETURN(X AND Y) OR Z;END sam; BEGIN PROCESS(A) BEGIN M(0)=sam(A(0), A(1), A(2)); M(1)=sam(A(2), A(0), A(1)); M(2)=sam(A(1), A(2), A(0)); END PROCESS; END art; 输出端口M为3位标准逻辑矢量 定义函数sam，输入参数为x,y,z，返回值的数据类型为位 该函数返回的值是逻辑关系式(X AND Y)OR Z的结果 使用进程，敏感信号为A 调用函数sam，返回值送给输出信号量M(0) 二、程序改错： 1.LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY counter12_2 IS PORT(en,clk,clr:IN STD_LOGIC;qd,qc,qb,qa: OUT STD_LOGIC); END ; ARCHITECTURE rtl OF counter IS BEGIN SIGNAL q:STD_LOGIC_VECTOR(3 DOWNTO 0); USE IEEE.STD_LOGIC_UNSIGNED.ALL; END counter12_2; counter12_2 PROCESS BEGIN IF clr=1 THENq=‘0000’; ELSIF (clkEVENT and clk=1) THENIF en=1 THENIF (q=1011) THENq=0000;ELSEq=q+1;END IF;PROCESS(clk,clr) q=0000; ELSE q=q; END IF; END PROCESS; qd=q3;qc=q2;qb=q1; qa=q0; END rtl; END IF; qd=q(3);qc=q(2);qb=q(1);qa=q(0); 2.LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY fun IS PORT (A: IN std_logic _Vector(0 TO 2);M : OUT std_logic _Vector(0 TO 2) ; END fun; ARCHITECTURE art1 OF fun ISPROCEDURE sam1 (X,Y,Z: IN BIT；N：OUT BIT) ISBEGINN=(X AND Y) OR Z;END sam1; BEGIN N(0)=sam1(A(0), A(1), A(2), N(0)); N(1)=sam1(A(2), A(0), A(1), N(1)); N(2)=sam1(A(1), A(2), A(0), N(2)); M(0)= N(0); M(1)= N(1); M(2)= N(2); END art1; ) N：=(X AND Y) OR Z; sam1(A(0), A(1), A(2), N(0)); sam1(A(2), A(0), A(1), N(1)); sam1(A(1), A(2), A(0), N(2)); 三、编程： 1. 用VHDL语言设计一个8位移位寄存器。 LIBRARY IEEE; USE IEEE.STD_LO