VHDL语言风格3.ppt

* * 第三章 VHDL的描述风格 3.1 行为描述方式 3.2 数据流描述方式（RTL描述方式） 3.3 结构化描述方式 3.4 混合描述风格 VHDL语言是通过结构体具体描述整个设计实体的逻辑功能。通常结构体有四种不同的描述方式：行为描述方式（behavior）、数据流描述方式（dataflow）或寄存器RTL描述方式、结构化描述方式（structural）以及混合描述方式。VHDL通过这四种不同的描述方式从不同的侧面描述结构体的功能。前三种是最基本的描述方式，他们组合起来就成为混合描述方式。 下面结合一个全加器来说明这四种描述风格，全加器的端口示意图如图所示，其输入输出关系如表所示。 全加器的输入输出关系 输入 输出 c_in x y c_out sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 全加器框图 3.1 行为描述方式 行为描述输入与输出间转换的行为，不需包含任何结构信息，它对设计实体按算法的路径来描述。行为描述在EDA工程中通常被称为高层次描述，设计工程师只需要注意正确的实体行为、准确的函数模型和精确的输出结果就可以了，无需关注实体的电路组织和门级实现。 例:基于全加器真值表采用行为描述方式设计的全加器（1位二进制数全加） LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY full_adder IS GENERIC（tpd : TIME := 10 ns）； PORT（x，y，c_in : IN STD_LOGIC; Sum, c_out : OUT STD_LOGIC); END full_adder; ARCHITECTURE behav OF full_adder IS BEGIN PROCESS (x, y, c_in) VARIABLE n: INTEGER; CONSTANT sum_vector: STD_LOGIC_VECTOR (0 TO 3) := “0101”; CONSTANT carry_vector: STD_LOGIC_VECTOR (0 TO 3) := “0011”; BEGIN n := 0; IF x = ’1’ THEN n := n+1; END IF; IF y = ’1’ THEN n:=n+1; END IF; IF c_in = ’1’ THEN n:=n+1; END IF; -- (0 TO 3) sum = sum_vector (n) AFTER 2*tpd; - - sum_vector初值为“0101” c_out = carry_vector (n) AFTER 3*tpd; - - carry_vector初值为“0011” END PROCESS; -- (0 TO 3) END behav; 输入 输出 c_in x y c_out sum 0 0 0 0