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VLSI系统设计 第4章 微处理器 （2011-2012） 传输晶体管逻辑 6.4 微处理器的输入/输出单元MCS-51 I/O口 1. P0.x作为普通I/O单元 2. 作为地址/数据总线使用 P1口单元结构 P2口单元结构 P3口单元结构 6.3 存储器组织 存储器组织结构存储器是用来存储数据字、程序（指令）字的一些单元的集合，它可以有多种结构形式，但作为数据存入和读出的功能模块，它应该包括两个主要的部分：记忆体和写入/读出控制逻辑。记忆体的有多种结构，如ROM、EPROM、E2PROM、RAM、寄存器，等等。 .3 6.3 存储器组织 存储器组织结构 .3 行译码器结构 6.3 存储器组织 存储器组织结构 .3 6.3 存储器组织 存储器组织结构 .3理论上讲，或非结构的译码器可以完成大量地址的译码，每一字线对应一个N输入的或非门，N为地址的位数，它实际上也是一个或非结构的ROM形式。例如上述的10位行地址译码将对应1024个或非门，这样的译码器将是非常庞大的，除了1024个负载管，还将有10×1024=10240个NMOS管。这种结构的译码器通常只适合于存储单元比较少的存储器，例如微处理器中RAM的选择译码。在大尺寸存储器的行译码器结构设计中，采用行地址再分组的译码结构。这时，存储主体结构也还将根据译码结构做相应变动。 6.3 存储器组织 存储器组织结构 .3 .3 老版书有错！ P113 图6-36 .3 .3 列选择电路结构在行译码器中，当一根字线有效后选中的是一行晶体管，包含了若干字，列选择电路从这若干个字中选出一个有效字，而这个字就是对应了全部地址位选定的存储内容。 6.3 存储器组织 存储器组织结构 .3 .3 P0口单元结构 .4控制信号为“0”，M1管截止，M2处于开漏状态，MUX使M2管的栅极与锁存器的Q端相连接。 （1） 输出状态内部总线的信号→锁存器的输入端D→锁存器的反向输出端Q→MUX→M2管的栅极→M2管的漏极→输出端P0.x。 .4 · 加法运算F=A+B。将Y端与数据B连接即Y=B，JIN =0，H=X+Y+0=X+Y，完成加法F=A+B功能。 · 带进位的加法F=A+B+1。显然，只要在加法运算方式中将JIN =1即可实现带进位的加法运算要求。 .2 · 减法运算F=A-B和带借位的减法运算F=A-B-1。因为减法是通过被减数和减数的补码相加实现，所以，，相应的，带借位的减法。这样，为实现减法运算，只要设定，JIN =1即可。而带借位的减法与减法的不同之处仅是 JIN =0。 .2 · 数据A递减运算。设定Y=1，JIN =0，则全加器的本级和取的是A的非量，实现了A的递减F=A-1要求。在算术运算中的设计实际上是对Y和JIN的设计，其中，JIN由进位输入给出，Y则必须用逻辑结构实现。 · 传送数据A并且进位输出COUT =1。设定Y=1，JIN =1，则由这两个值使JOUY =1，而H=A。实现了运算要求。 .2Y 的取值由四种：0，1，B 和。我们可以通过控制码S1 S0 和相应的逻辑来产生这四个值。 .2 6.2 微处理器单元设计 算术逻辑单元ALU .2 实现逻辑运算的设计在算术运算逻辑的设计中对于不同的运算要求，我们采用的是对Y 端的处理，利用函数发生电路（尽管在这里它很简单）实现对Y 端输入信号的控制。可以想象，逻辑运算的控制可以通过对全加器的X 端和JIN 的信号控制实现。 .2 由于逻辑运算不需要考虑进位位JIN，应将它设置为0，同时考虑在进行算术运算时它必须起作用，我们可以通过第三位控制码S2来对JIN 的输入进行控制，使，当S2=0时，，当S2=1时，JIN =0。 在进行逻辑运算时，全加器的本位和输出为 .2 按X端信号归类 .2 .2 函数发生逻辑的表达式： .2 6.2 微处理器单元设计 算术逻辑单元ALU .2 .2 6.2 微处理器单元设计 算术逻辑单元ALU 4. 函数发生逻辑电路 JIN 函数发生逻辑（与门） .2 Y 函数发生逻辑（与-或门） 组合逻辑门 传输逻辑（MUX） .2 X 函数发生逻辑 .2 改写为： .2 对于 补项： .2 组合逻辑门实现： .2采用传输晶体管逻辑可以使电路结构非常简单，但由于阈值电压损耗和串联电阻的作用，将对速度性能产生影响，因此在设计电路时要根据具体的性能要求选择合适的结构。 .2 6.2 微处理器单元设计 算术逻辑单元ALUA3A2A1A0× B3B2B1B0————————————————————————A3B0 A2B0 A1B0 A0B0A3B1 A2B1 A1B1 A0B1A3B2 A2B2 A1B2 A0B