计算机系统结构实验33流水线版CPU赖晓铮.ppt

译码(D)段 微操作信号 硬布线逻辑 RB?DA【D段】：MOV指令 RA?DA【D段】：OUT/OUTA、SOP、SHT、STO、PUSH、 ALU2_R/ALU2_I系列指令 RB?DB【D2段】：ALU2_R系列指令 RB?JMP_REG【D段】：JMPR/JxR指令 RB?STACK_P【D段】：POP指令 RB?STACK_P【D2段】：PUSH指令 DA移位【D2段】：SHT指令 通用寄存器选择和D_IMM信号的硬布线逻辑 执行(E)段的指令译码电路 ADD SUB AND OR XOR INC DEC NOT THR (缺省) S3 1 0 1 1 0 0 1 0 1 S2 0 1 0 1 1 0 1 0 1 S1 0 1 1 1 1 0 1 0 1 S0 1 0 1 0 0 0 1 0 1 M 0 0 1 1 1 0 0 1 1 CN 1 0 1 1 1 0 1 1 1 ALU 控制端 硬布线逻辑 运算器ALU通路 I/O端口通路 数据存储器通路立即数通路 指令跳转通路 跳转系列指令的时序图 气泡(bubble)机制时序图 执行(E)段硬布线逻辑 写回(W)段数据通路 写回(W)段译码电路 旁路(bypass)机制的数据通路 旁路(bypass)机制 时序图 写回通用寄存器堆的硬布线逻辑 非中断延迟的 中断响应过程时序图 中断响应电路图 中断向量表原理 中断响应过程的数据通路 中断延迟机制 时序图 ①双字节立即数指令 ② JMP /Jx 指令 ③JMPR/JxR 指令 中断响应 中断返回中断延迟硬布线 逻辑 指令 类型 译码（D）阶段 执行（E）阶段 写回（W）阶段 LAD i+IMM D_IMM=1 IMM_REG ?AR MEM?RA STO i+IMM RA?DA D_IMM=1 DA?ALU（直通） IMM_REG ?AR W_ALU?MEM POP i RB?STACK_P STACK_P?AR MEM?RA PUSH i 【D2】RA?DA RB? STACK_P DA?ALU（直通） STACK_P?AR W_ALU?MEM 涉及结构相关的指令流程表 流水线相邻指令的数据相关示例 控制相关 数据相关 结构相关 流水线相关 计算机系统结构 实验系列 一、微程序版CPU 二、硬布线版CPU 三、流水线版CPU 四、嵌套中断CPU 赖晓铮 博士 华南理工大学 laixz@scut.edu.cn QQ: （三）流水线版CPU 实验 实验内容： ● 设计一个流水线架构CPU：采用四级流水线，在流水线满载情况下，一个时钟周期完成一条机器指令；机器指令集及指令功能完全兼容微程序/硬布线版CPU。在流水线版CPU上验证微程序/硬布线版CPU的机器语言程序，考察指令相关性对流水线CPU程序的影响。 实验目的： ● 理解流水线技术的基本原理。 ● 掌握基于流水线技术的CPU设计方法。 流水线版CPU 电路图 CPU指令集(OP码表) OP码 ( I7 I6 I5 I4 ) 指令助记符 OP码 ( I7 I6 I5 I4 ) 指令助记符 0111 IRET 1111 OR/ORI 0110 MOV 1110 AND/ANDI 0101 OUT/OUTA 1101 ADD/ADDI 0100 IN 1100 SUB/SUBI 0011 SET 1011 XOR/XORI 0010 SOP (INC/DEC/NOT/THR) 1010 SHT (RLC/ LLC/ RRC/ LRC) 0001 JMP/JMPR/Jx/JxR 1001 STO/PUSH 0000 NOP/HLT 1000 LAD/POP 一、系统指令： 汇编语言 功能 I7 I6 I5 I4 I3 I2 I1 I0 NOP; 无操作（延时4个T） 0000 0/0 x/0 HLT; 停机（断点） 0000 0/0 x/1 IRET; 中断返回 BP_PC?PC；BP_PSW?PSW 0111 0/0 x/x 汇编语言 注释 I7 I6 I5 I4 I3 I2 I1 I0 MOV RA, RB; (RB)?RA 0110 RA RB SET RA, IMM; IMM?RA 0011 RA x/x IMM 二、寄存器及I/O操作指令： 汇编语言 功能 I7 I6 I5 I4 I3 I2 I1 I0 IN RA, PORTx; (PORTx)?RA 0100 RA PORTx OUT RA, PORTx; (RA)?PORTx 0101 RA 0/PORTx OUTA RA, PORTx; (RA)?PORTx