《基于FPGA的现代数字系统设计》作业参考答案..ppt

作业答案 3.3 设A=4′b1010，B=4′b0011，C=1b1，则下式运算结果是什么？ (1) ~A 0101 (2) A1 0101 (3) {A，B[0]，C} 101011 (4) A B 0010 (5) A ^B 1001 (6) AB 0 3.5 有一个模块名为my_module，其输入/输出端口情况如题图3.1所示，试写出模块Verilog HDL的描述框架，即模块的定义、端口罗列和端口定义等。 module my_modudle( AIN, BIN, CIN, CLK, ENABLE, RESET DATA_OUT) Input[3:0] AIN; Input[2:0] BIN; Input[1:0] CIN; Input CLK, ENABLE, RESET; Output[4:0] DATA_OUT; ……. 作业答案 3.6 在下面的initial块中，根据每条语句的执行时刻，写出每个变量在仿真过程中和仿真结束时的值。 initial begin A=1b0; B=1b1; C=2b10; D=4b1100; #10 begin A=1b1;B=1b0;end #15 begin C= #5 2b01;end #10 begin D=#7 {A，B，C}; end end 作业答案 3.6 #0 A=1’b0,B=1’b 1,C=2’b10, D=4’b1100, #10 A=1’b 1,B=1’b 0,C=2’b10, D=4’b1100, #30 A=1’b 1,B=1’b 0,C=2’b01, D=4’b1100, #42 A=1’b 1,B=1’b 0,C=2’b01, D=4’b1001. 作业答案 3.7 定义一个深度为256，位宽为8比特的寄存器型数组，用for语句对该数组进行初始化，要求把所有的偶元素初始化为0，所有的奇元素初始化为1。 3.7 ……. reg [7:0] stage [255:0] initial begin for(i=0;i256;i=i+2) stage[i] = 0; for(i=1;i256;i=i+2) state[i]=1; end 作业答案 3.8 设计一个移位函数，输入一个位宽是32比特的数data，和一个左移、右移的控制信号shift_contr[1:0]，shift_contr[1]=1，data左移一位，shift_contr[0]=1，data右移一位，函数返回移位后的数值。 3.8 function [31:0] shift input[31:0] data_in; input[1:0] shift_contr; begin if (shift_contr[1]) shift= data_in 1; if (shift_contr[0]) shift= data_in 1; end endfunction 作业答案 3.10 定义一个任务，该任务能计算出一个八位变量的偶校验位作为该任务的输出，计算结束后，经过三个时钟周期将该校验位赋给任务的输出。 3.10 task parity(even_bit,odd_bit,input_bus); output even_bit,odd_bit; input[7:0] input_bus; reg even_bit, odd_bit,a； begin odd_bit = ^ input_bus; //产生奇校验位 a = ~odd_bit;end; //产生偶校验位 @（posedge?clk) @（posedge?clk) @（posedge?clk) even_bit=a; end endtask 作业答案 3.12 module mux4(A,B, C,D,sel,data_sel); parameter width = 8； input[width-1:0] A,B,C,D; input[1:0] sel; output[width-1:0] data_sel ; reg [width-1:0] data_sel; always@(A or B or C or D or sel) begin case(sel) 2b00 : dat