EDA期末复习试卷..docxVIP

填空题（10分,每小题1分）?1.?用EDA技术进行电子系统设计的目标是最终完成????ASIC??的设 计与实现。2.?可编程器件分为?FPGA???和?CPLD???。?3.随着EDA技术的不断完善与成熟，??自顶向下的设计方法更多的被应用于Verilog?HDL设计当中。?4.目前国际上较大的PLD器件制造公司有?Altera??和??Xilinx公司。5.完整的条件语句将产生??组合电路，不完整的条件语句将产生时序电路。?6.阻塞性赋值符号为???=??，非阻塞性赋值符号为????=。??二、选择题?(10分，每小题2分)? ?大规模可编程器件主要有?FPGA、CPLD两类，下列对FPGA结构与工作原理的描述 中，正确的是??C????。?A．FPGA全称为复杂可编程逻辑器件；?B．FPGA是基于乘积项结构的可编程逻辑器件；? C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；?D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。??基于EDA软件的FPGA?/?CPLD设计流程为：原理图/HDL文本输入?→??综合???? →__?__→?→适配→编程下载→硬件测试。正确的是?B。? ①功能仿真?②时序仿真?③逻辑综合?④配置?⑤分配管脚?A．③①?? B．①⑤? ? C．④⑤? ? D．④②? ?子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行 速度（即速度优化）；指出下列哪些方法是面积优化?B??。 ①流水线设计?②资源共享?③逻辑优化?④串行化? ⑤寄存器配平?⑥关键路径法?①③⑤? B．②③④?????C．②⑤⑥?? D．①④⑥?4.?下列标识符中，____A______是不合法的标识符。? A．9moon? ????B．State0????C．?Not_Ack_0?? D．?signall? 5.?下列语句中，不属于并行语句的是：___D____过程语句?????B．assign语句??C．元件例化语句?D．case语句EDA名词解释（10分）? 写出下列缩写的中文含义：? ASIC：??RTL：??FPGA：??SOPC：??CPLD：??LPM：?EDA：?IEEE：??IP：??ISP：简答题（10分）? 1.?简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。 2.?简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有 哪三种？FSM的三段式描述风格中，三段分别描述什么？（本题6分）程序注解（20分,每空1分）? module??AAA??(?a?,b?);?output??a??input?[6:0]?b???reg[2:0]?sum;???integer?i;????reg??a??always?@?(b)???? begin?? sum?=?0;???? for(i?=?0;i=6;i?=?i+1)? if(b[i])?? sum?=?sum+1;???? if(sum[2])??a?=?1;?? else???????a?=?0;??end?endmodule???本程序的逻辑功能是：?六、VerilogHDL语言编程题（1、2小题10分，3小题20分）?????要求：写清分析设计步骤和注释。?1.??试用Verilog?HDL描述一个带进位输入、输出的8位全加器。?端口：A、B为加数，CI为进位输入，S为和，CO为进位输出??2.?编写一个带异步清零、异步置位的D触发器。?端口：CLK为时钟，D为输入，CLK为清零输入端，SET为置位输入端；Q输出端。??3.?设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。?端口设定如下：?输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD：置位控制端，?DIN：置位数据端；?输出端口：COUT：进位输出端，DOUT：计数输出端。答案填空题（每空2分，共20分）? ASIC?FPGA?????和?CPLD???。?3、自顶向下?4、?Altera??和?Xilinx???5、组合 ?时序?==选择题?(10分，每小题2分)? 1、C???2、?B???3、B????4、?A???5、D??三、EDA名词解释（10分）?ASIC??????专用集成电路?RTL????????寄存器传输级?FPGA??????现场可编程门阵列SOPC??????可编程片上系统CPLD?????复杂可编程逻辑器件??LPM?????参数可定制宏模块库?EDA???电子设计自动化?IEEE???电子电气工程师协会?IP???????知识产权核ISP?????在系统可编程四、简答题（10分）??1、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。?答：非阻塞（