使用Allegro_PCB_SI应对DDR3的挑战.pptx

I N V E N T I V ECONFIDENTIAL使用Cadence PCB SI应对DDR3的挑战Daniel Zhong Oct. 2011议题DDR3的简介? DDR3设计的主要挑战Cadence PCB SI设计流程? 前仿真和规则设置? 规则驱动设计? 后仿真验证Cadence PCB SI 16.5版本的新功能? 答疑/ww/w/.sofe/r/.cnDDR3的简介DRAM的路线图DDR3和DDR/DDR2的不同预取(Pre-fetch)构架? 接口和电压ODT和动态ODT? 差分信号化写入校准(Write Leveling)Fly-by拓扑/ww/w/.sofe/r/.cnI ORAM 路线图fvlore realisticroadmap is 2015This creates the need for faster DDR3 binsAnd pushes DDR4 higer20102015200220061999/DDR3和DDR/DDR2的不同项目DDR SDRAMDDR2 SDRAMDDR3 SDRAM封装66-pin TSOP60, 84 ball FBGA78, 96 ball FBGA预取Pre-fetch2-bit4-bit8-bit接口2.5V，SSTL-21.8V，SSTL-181.5V(1.35V), SSTL-15数据选通单边信号单边或差分差分信号逻辑Bank44或88CAS延迟(CL)2, 2.5, 33, 4, 5, 6, 75, 6, 7, 8, 9, 10, 11活动延迟(AL)无0,1,2,3,4,5,6CL-1, CL-2写延迟(WL)1RL-1AL+CWLODT无50, 75, 150ohm20, 30, 40,60,120ohm动态ODT无无60ohm, 120ohm阻抗调节无OCDZQ Calibration输出阻抗无要求18ohm34ohm数据传输率266/333/400Mbps533/667/800Mbps800/1066/1333/1600M/ww/w/.sofe/r/.cn预取(Pre-fetch)架构?预取架构可以在不增加内核频率的情况下提高外部数据传输率?是DDR3和其他DDR/SDR内存的关键区别Core 133MHz Ex Clock 533MHzDDR3Memory ArrayI/O BufferData Rate 1066MbpsCore 133MHzEx Clock 266MHzDDR2Memory ArrayI/O BufferData Rate 533MbpsCore 133MHzEx Clock133MHzDDRMemory ArrayI/OBufferData Rate266MbpsCore 133MHzEx Clock133MHzSDRMemory ArrayI/O BufferData Rate 133Mbps/ww/w/.sofe/r/.cn接口和电压Stub-Series Terminated Logic (SSTL)– 高速传输 (333MHz +)– 可以驱动多枝干匹配负载且只带来较小的摆动– JEDEC协会定义的接口规范– SSTL_33, SSTL_25, SSTL_18 to SSTL_15? VDD分别是3.3, 2.5, 1.8,1.5V? Vref (=Vtt)分别是1.5, 1.25, 0.9, 0.75V/ww/w/.sofe/r/.cnODT和动态ODT?ODT (On-Die Termination) 将匹配内置到芯片中，以提高数据总线的信号质量?动态ODT能够进一步提高DDR3数据总线的信号质量，特别是在多个负载例如 双内存条系统中/ww/w/.sofe/r/.cnDDR3的动态ODT? 什么是动态ODT– 在读写切换时，DDR3内存会在原始ODT和动态ODT做对应的切换。也 就是说，当读取或空闲时，ODT的值会是 20, 30, 40, 60, 120 ohm 之 一（由EMR配置）；而写入时会切换至60或120ohm（由EMR配置）? 为何要使用动态ODT– 增强总线时序安排并降低总线空闲时间– 进一步提高DDR3的数据总线信号质量，特别是在多负载情况下，例如 双内存条系统中? 如何配置动态ODT– 通过EMRS命令配置扩展模式寄存器，即EMR (Extended ModeRegister)/ww/w/.sofe/r/.cn差分信号化? 差分信号化的优势– 降低时钟或选通的串扰，从而 增加系统时序裕量.– 降低EMIInput– 降低因为参考电压Vref漂移引 入的抖动(jitter)Vref/ww/w/.sofe/r/.cnFly-by拓扑?Fly-by拓扑可提高DDR3的时钟/地址/命令信号的