嵌入式系统及应用33172.ppt

第三章 基于ARM的嵌入式系统外围硬件设计 核心内容 3.1 嵌入式处理器系统硬件设计 一、芯片选型原则 二、电源模块设计 三、时钟模块设计 四、复位电路设计 3.2 嵌入式存储器系统设计 3.3 UART串行接口 3.4 JTAG电路以及调试方式 * * 嵌入式处理器系统硬件设计 嵌入式存储器系统设计 外围通讯接口设计 芯片选型原则 电源模块设计 时钟模块设计 复位电路设计 ARM微处理器内核的选择 系统的工作频率 芯片内存储器的容量 片内外围电路的选择 S3C2410X的电源引脚主要有： VDDalive引脚给处理器复位模块和端口寄存器提供1.8V电压； VDDi和VDDiarm为处理器内核提供1.8V电压； VDDi_MPLL为MPLL提供1.8V模拟电源和数字电源； VDDi_UPLL为UPLL提供1.8V模拟电源和数字电源； VDDOP和VDDMOP分别为处理器端口和处理器存储器端口提供3.3V电压； VDDA_ADC为处理器内的ADC系统提供3.3V电压； VDDRTC为时钟电路提供1.8V电压，该电压在系统掉电后仍需维持。 时钟管理模块 时钟管理模块为各个外围模块提供时钟，在不使用某个单元时关闭其时钟以降低功耗。 主时钟来源可以使用外部的晶振或外部时钟。 时钟发生器有一个振荡器（振荡放大）连接到外部的晶体上。 ARM微处理器内核中有一个可控频率的时钟源PLL把低频振荡器的输出作为自己的输入，产生所需的高频信号。 时钟发生模块有一个逻辑电路，用来在复位后或各种模式下产生稳定的时钟频率。其他的时钟均来自核内部的PLL。 晶振电路设计 S3C2410X的时钟模式 MPLL:时钟 UPLL:时钟 OFF OFF OFF 1 1 MPLL:时钟 UPLL:晶振 OFF ON OFF 0 1 MPLL:晶振 UPLL:时钟 OFF OFF ON 1 0 MPLL:晶振 UPLL:晶振 ON ON ON 0 0 时钟模式 S10-1 S10-4 S10-5 OM2 OM3 外部晶振电路 硬件复位（RESET 引脚） Watchdog软件复位 系统复位电路 Flash接口电路设计 SDRAM接口电路设计 NOR Flash接口电路设计 SST39LV160是一款常见的NOR Flash存储器: 单片存储容量为16M位 工作电压为2.7V~3.6V 采用TSOP-48或TFBGA-48封装 16位数据宽度 仅需3.3V电压即可完成在系统的编程与擦除操作。 接地 -- VSS 3.3V电源 -- VCC 就绪/忙 状态指示。用于指示写或擦除操作是否完成。当SST39LV160正在进行编程或擦除操作时，该引脚位低电平，操作完成时为高电平，此时可读取内部的数据。 O RY/BY# 硬件复位，低电平有效。对SST39LV160进行硬件复位。当复位时，SST39LV160立即终止正在进行的操作。 I RESET# 写使能，低电平有效。在对SST39LV160进行编程和擦除操作时，控制相应的写命令。 I WE# 输出使能，低电平有效。在读操作时有效，写操作时无效。 I OE# 片选信号，低电平有效。在对SST39LV160进行读写操作时，该引脚必须为低电平，当为高电平时，芯片处于高阻旁路状态 I CE# 模式选择。低电平选择字节模式，高电平选择字模式 I BYTE# 三态 DQ[14:0] 数据总线。在读写操作时提供8位或16位的数据宽度。在字节模式下，DQ[15]/A[-1]用作21位字节地址的最低位，而DQ[14:8]处于高阻状态。 I/O DQ[15]/A[-1] 地址总线。在字节模式下，DQ[15]/A[-1]用作21位字节地址的最低位。 I A[19:0] 描 述 类型 引 脚 NAND Flash 接口电路设计 以K9F1208为例: 存储容量为64M字节 数据总线宽度为8位 工作电压为2.7V~3.6V 采用TSOP48封装 仅需要3.3V电压便可完成在系统的编程与擦除操作 接地 VSS 2.7V~3.3V电源 VCC 就绪/忙标志信号 R/nB 写保护信号 WP# 写有效信号 WE# 读有效信号 RE# 芯片使能信号 CE# 地址锁存信号 ALE 命令锁存信号 CLE 数据输入输出、控制命令和地址的输入 I/O[7：0] 描 述 引 脚 SDRAM接口电路设计 存储容量为4组×16M位（8M字节） 工作电压为3.3V 常见封装为54脚TSOP 兼容LVTTL接口 支持自动刷新和自刷新 16位数据宽度 以HY57V641620为例 未连接 未连接 NC 输出缓冲电源