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Case 语句 n 格式： n 例子： CASE {表达式} IS WHEN 条件1 = {顺序语句} WHEN 条件2 = {顺序语句} : : : WHEN OTHERS = -- (选项) {顺序语句} END CASE; CASE sel IS WHEN “00” = q = a; WHEN “01” = q = b; WHEN “10” = q = c; WHEN OTHERS = q = d; END CASE; PROCESS(sel, a, b, c, d) BEGIN END PROCESS; Case 语句 n 条件被同时评估 – 没有优先顺序 n 所有可能的条件必须被包括 n WHEN OTHERS 子句评估没有明确规定的所有其它可能的条件 Case 语句 n 类似于选择信号赋值 隐含的进程 显式的进程 WITH sel SELECT q = a WHEN “00”, b WHEN “01”, c WHEN “10”, d WHEN OTHERS; CASE sel IS WHEN “00” = q = a; WHEN “01” = q = b; WHEN “10” = q = c; WHEN OTHERS = q = d; END CASE; PROCESS(sel, a, b, c, d) BEGIN END PROCESS; 循环 n 无限循环 – 无限地循环，除非存在 EXIT 语句 n While 循环 – 条件测试至结束循环 n FOR 循环 – 叠代循环 [循环标号]LOOP -- 顺序语句 [EXIT 循环标号;] END LOOP; WHILE 条件 LOOP -- 顺序语句 END LOOP; FOR 标识符 IN 范围 LOOP -- 顺序语句 END LOOP; FOR 循环，使用变量：4-bit 左移器 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY shift4 IS PORT ( shft_lft : in std_logic; d_in : in std_logic_vector(3 downto 0); q_out : out std_logic_vector(7 downto 0)); END shift4; 接下页 FOR 循环，使用变量：4-bit 左移器 ARCHITECTURE logic OF shift4 IS BEGIN PROCESS(d_in, shft_lft) BEGIN IF shft_lft = 1 THEN shft_var(3 downto 0) := “0000”; ELSE shft_var := shft_var; END IF; END PROCESS; END logic; 变量声明 变量初始化 左移允许 i 是 FOR LOOP 的指针 不允许声明 左移4位 低位补零 不移动 在进程结束前，变量对信号的赋值将综合成硬件 VARIABLE shft_var : std_logic_vector(7 DOWNTO 0); shft_var(7 downto 4) := 0000; shft_var(3 downto 0) := d_in; FOR i IN 7 DOWNTO 4 LOOP shft_var(i) := shft_var(i-4); END LOOP; q_out = shft_var; VHDL 理解 VHDL以及逻辑综合 VHDL模型 - RTL建模 n RTL – 典型的行为建模，隐含或推断硬件 n 电路的功能和少许结构 n 为了综合的目的，也为了仿真 效果： RTL综合 两种类型的进程 n 组合进程 – 对组合逻辑中使用的所有输入敏感 ? 例 PROCESS(a, b, sel) n 时序进程 – 对一个时钟或/和控制信号敏感 ? 例 敏感列表包含组合逻辑中使用的所有输入 敏感列表不包括 d输入，只包括时钟或/和控制信号 PROCESS(a, b, sel) PROCESS(clk, clr) 组合进程 两个输入都包含在敏感表中 label_1: PROCESS (a, b) ELSE 子句评估没有明确规定的所有其它可能的情况 完全定义的组合进程：输出信号在每次执行进程时必须赋一次值 y = a; y = ‘0’; LIBRARY iee