第2章EDA设计流程及其工具(免费阅读).ppt

EDA 技术实用教程 EDA设计流程及其工具 2.1 FPGA/CPLD开发流程 2.1 设计流程 2.1 设计流程 2.1 设计流程 2.1 设计流程 2.2 ASIC及其设计流程 1. Full-custom ASICs 全定制设计的特点： 可以得到尽可能小的芯片面积和尽可能高的系统性能，但设计周期长，开发阶段投资风险大。 比较适合于大批量产品开发，对于ASIC，全定制设计方法并不是很合适。 为了提高设计效率，缩短开发周期，降低投资风险，出现了半定制设计法。 （Semi-custom design approach） 门阵列（Gate Array） 标准单元（Standard Cell） 2. Standard-Cell-Based ASICs 标准单元设计法是库单元设计法(CBIC)中的一种。 它依赖于一个功能齐全、设计优良的单元库。库中每个单元的版图已事先设计好，并已经过工艺和性能验证。 标准单元库 一个标准单元库可以包含数百个不同的逻辑单元，有组合逻辑门，也有锁存器和触发器等。 库中单元的设计，通常由专业人士完成。单元库一般由集成电路生产厂家提供给设计者。 为了布局布线方便，库中每个元件的版图通常都是矩形，并且是等高的，版图的宽度则依单元的复杂程度而定。 标准单元ASIC 的版图结构 具有阵列结构；有多种基本单元；布线通道可调。 标准单元 VS 全定制 ： 可缩短设计周期（主要是版图设计周期），降低设计成本（50％～60％）。 芯片面积较大（为1.3 ~ 1.4倍）。 A cell-based ASIC （CBIC） 具有1个标准单元区和4个定制的固定功能块 3. Gate-Array-Based ASICs 门阵列又称掩模门阵列（masked gate array）是应用最早、最为广泛的一种半定制ASIC。目前，用门阵列做的ASIC约占整个ASIC的50％以上。 门阵列设计法又称“母片法”。 母片 是可以向集成电路厂家预定的一种半成品芯片。母片上预先制作了一些规则排列的基本单元，但是单元之间没有相互连接； 母片可以有多种不同的规格； 母片不具备任何电路功能。 门阵列母片结构 门阵列单元 门阵列上通常所有单元相同； 一个单元通常包含两对或三对晶体管。 门阵列设计与加工 母片设计、加工阶段（由IC厂商完成） ASIC设计阶段（用户完成） 门阵列版图设计主要是完成单元之间的连线设计。 ASIC加工阶段（由IC厂商完成） 完成单元之间的金属连线，一般需2 ∽ 3个掩模。定制时间：2天∽ 2周。 门阵列设计法优缺点 设计周期短，设计成本低；制造周期亦低于全定制法。 芯片利用率不高（一般低于80％）。 设计灵活性较差。（单元电路中，晶体管的尺寸是固定的，布线通道也是固定的。） 嵌入式门阵列 可将某些定制模块嵌入到门阵列芯片中。 如存储器、微处理器等，使得这些模块的实现更为有效，性能更优。 A embedded gate array die 4. Programmable ASICs 80年代中后期出现的，包括可编程逻辑器件（PLD）和现场可编程门阵列（FPGA）； 可编程ASIC中，包含大量的可编程开关，器件的功能由用户现场编程指定。 与定制ASIC相比，可编程ASIC具有如下特点： 在电子系统设计中引入了一些全新的概念。 可编程ASIC结构 (PLD) An programmable logic device die 可编程ASIC结构 (FPGA) An filed- programmable gate array die ASIC的设计可粗略地分为两个阶段： 逻辑设计 主要完成系统功能的逻辑描述，得到一个门级网表。 物理设计 将门级网表转化为ASIC版图。 ASIC 设计与通用IC设计的区别： 它不追求版图上最大集成度和最佳集成性能，而追求产品抢占市场的快速性和灵活性。 2.3 常用EDA工具 2.4 QuartusII 简介 2.5 IP核简介 2.5 IP核简介 2.5 IP核简介 2.5 IP核简介 2.6 数字系统的设计准则 进行数字系统设计时，通常需要考虑多方面的条件和要求，如设计的功能和性能要求，元器件的资源分配和设计工具的可实现性，系统的开发费用和成本等。虽然具体设计的条件和要求千差万别，实现的方法也各不相同，但数字系统设计还是具备一些共同的方法和准则的。 2.6.1