第八章可编程逻辑器件(精编).ppt

第八章 可编程逻辑器件 第八章 可编程逻辑器件 第一节 可编程逻辑器件PLD概述 第三节 可编程阵列逻辑器件（PAL） 第四节 通用阵列逻辑GAL器件 第五节 可擦除的可编程逻辑器件EPLD 第六节 现场可编程门阵列FPGA 举例 一、BCD码求补电路——求[x补]10 二、GAL器件的缺点 (1)时钟必须共用； (2)或的乘积项最多只有8个； (3)GAL器件的规模小,达不到在单片内集成一个数字系统的要求； (4)尽管GAL器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。 EPLD、FPGA等高密度可编程逻辑器件出现后，上述缺点都得到克服。 1.EPLD（Erasable Programmable Logic Device）。分为两类：一类是紫外线可擦除的EPLD（采用UVEPROM工艺），另一类是电可擦除EPLD（采用E2PROM工艺）。 2.EPLD采用COMS工艺，属高密度可编程逻辑器件HDPLD（集成度大于1000门/片），芯片规模已达上万等效逻辑门。可以实现功能相当复杂的数字系统。 3.速度高(2ns)、功耗低（电流在数十毫安以下），抗干扰能力强。 4.具有在系统编程能力，不用编程器，使用方便，可靠性高。 5.与GAL相比，从结构上增加了： 异步时钟、异步清除功能。可实现异步时序电路。 乘积项共享功能,每个宏单元可多达32个乘积项， 输出级多种使能控制，而且三态输出使能控制比GAL要丰富。 一、EPLD的特点 I.在系统编程芯片EPM7128S的引脚图 它有4个直接 输入（INPUT） TMS、TDI、TDO 和TCK是在系统编 程引脚 64个I/O 既可以作为输入端也可为输出端 二、在系统编程芯片(isp)EPM7128S的基本结构 是Altera公司生产的高密度、高性能 CMOS可编程逻辑器件之一，PLCC 封装84端子 II、EPM7128S器件结构图 8个相似的逻辑阵列块LAB（Logic Array Block） 每个LAB中有16个宏单元 此芯片有128个宏单元 可编程的I/O控制块可控制每个I/O 引脚单独为三种工作方式： 输入、输出和双向 芯片内部的 所有单元都 是通过内连 矩阵PIA连接起来 EPM7128S组成： LAB逻辑阵列块 PIA可编程内联 矩阵 I/O控制块 Global Clock Global Clear 36 个可编程 互连信号 16个扩展乘积项 去 I/O 控制块 7000 有两个全局时钟 乘积项 选择 矩阵 VCC D ENA PRn CLRn Q 清零 信号 Clock使能控制端 可旁路寄存器 共享逻辑 的扩展 来自其他逻辑 单元的并行扩展 去 PIA 可编程寄存器 （一）宏单元（MacroCell） 宏单元模块组成: 与逻辑阵列 乘积项选择矩阵 可编程寄存器 “与逻辑阵列”实现组合逻辑函数中的乘积项。每个宏单元提供5个乘积项。它与GAL的宏单元相比，信号中增加了16根扩展乘积项，大大增强了实现组合函数的能力。 “乘积项选择矩阵”用于分配乘积项： 1.到或门和异或门实现组合函数 2.到宏单元触发器的辅助输入端： 清除端（Clear） 置位端（Preset） 时钟端（Clock） “可编程寄存器”使EPLD宏单元中的触发器比 GAL的功能更强、更灵活： 1.可编程实现D、T、JK或RS触发器 2.可编程时钟控制方式 3.可编程异步、同步时序电路 （二）扩展乘积项 EPM7128S结构中提供的扩展乘积项有两种： 共享扩展乘积项 并联扩展乘积项 1.共享扩展乘积项： 功能：大多数逻辑函数由5个乘积 项之和就可以实现。这样用一个宏 单元即可。对于复杂的逻辑函数， 需要附加乘积项能实现。 共享扩展乘积项是由每个宏单元 提供一个未投入使用的乘积项。 每个LAB有16个宏单元，因此有 16个共享扩展乘积项。 共享扩展项为同一LAB内 的任意或全部宏单元共享。 2.并联扩展乘积项： 并联扩展乘积项是一些宏单元没有使用的乘积项可以分配到邻近单元使用。 使有的宏单元最多可达20个乘积项，而这其中5个乘积项由本宏单元提供 ，其他15个并联扩展乘积项是由邻近的宏单元提供的。 并联扩展乘积项 的传送通道 （三）可编程内连矩阵PIA（Programmable Interconnection Array） PIA信号来源: 专用输入引脚 I/O引脚 宏单元的输出 编程单元：它控制两输入端 的与门是否传送对应的PIA 信号去LAB，实现软开关作用。 （四）I/O控制块 EMP7128S的每个I/O引脚允许三种工作方式： 1.输入方式 2.输出方式 3.双向工作方式 三态门