第八章可编程逻辑器件单片机学习板和51单片机开发板提供.ppt

第八章 可编程逻辑器件 8.1 概述 8.2 现场可编程逻辑阵列（FPLA） 8.3 可编程阵列逻辑（PAL） 8.4 通用阵列逻辑（GAL） 8.5 可擦除的可编程逻辑器件（EPLD） 8.6 现场可编程门阵列（FPGA） 8.7 PLD的编程（无图） 8.8 在系统可编程逻辑器件（ISP－PLD） 8.1 概 述 图8.1.1 PLD电路中门电路的惯用画法（a）与门 （b）输出恒等于0的与门 （c）或门 （d）互补输出的缓冲器 （e）三态输出的缓冲器 图8.1.1 PLD电路中门电路的惯用画法（a）与门（b）输出恒等于0的与门（c）或门（d）互补输出的缓冲器（e）三态输出的缓冲器 8.2 现场可编程逻辑阵列（FPLA） 图8.2.1 FPLA的基本电路结构 图8.2.2 FPLA的异或输出结构 图8.2.3 时序逻辑型 FPLA的电路结构 图8.2.1 FPLA的基本电路结构 图8.2.2 FPLA的异或输出结构 图8.2.3 时序逻辑型 FPLA的电路结构 8.3 可编程阵列逻辑（PAL） 图8.3.1 PAL器件的基本电路结构 图8.3.2 编程后的PAL电路 图8.3.3 具有互补输出的专用输出结构 图8.3.4 PAL的可编程输入/输出结构 图8.3.5 带有异或门的可编程输入/输出结构 图8.3.6 PAL的寄存器输出结构 图8.3.7 PAL的异或输出结构 图8.3.8 PAL的运算选通反馈结构 图8.3.9 产生16种算术、逻辑运算的编程情况 图8.3.10 PAL14H4按式〔 8.3.2 〕编程后的逻辑图 图8.3.11 例 8.3.2输出状态的卡诺图 图8.3.12 例 8.3.2中编程后的PAL16R4的逻辑图 图8.3.1 PAL器件的基本电路结构 图8.3.2 编程后的PAL电路 图8.3.3 具有互补输出的专用输出结构 图8.3.4 PAL的可编程输入/输出结构 图8.3.5 带有异或门的可编程 输入/输出结构 图8.3.6 PAL的寄存器输出结构 图8.3.7 PAL的异或输出结构 图8.3.8 PAL的运算选通反馈结构 图8.3.9 产生16种算术、逻辑运算的编程情况 图8.3.10 PAL14H4按式〔 8.3.2 〕编程后的逻辑图 图8.3.11 例 8.3.2输出状态的卡诺图 图8.3.12 例 8.3.2中编程后的PAL16R4的逻辑图 8.4 通用阵列逻辑（GAL） 图8.4.1 GAL16V8的电路结构图 图8.4.2 由3个编程单元构成的与门 图8.4.3 GAL16V8编程单元的地址分配 图8.4.4 OLMC的结构框图 图8.4.5 GAL16V8结构控制字的组成 图8.4.6 OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式（b）专用组合输出模式（c）反馈组合输出模式（d）时序电路中的组合输出模式（e）寄存器输出模式 图8.4.7 GAL的输入缓冲器电路 图8.4.8 GAL的输出缓冲器电路 图8.4.9 GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时 图8.4.1 GAL16V8的电路结构图 图8.4.2 由3个编程单元构成的与门 图8.4.3 GAL16V8编程单元的地址分配 图8.4.4 OLMC的结构框图 图8.4.5 GAL16V8结构控制字的组成 图8.4.6 OLMC5种工作模式下的简化电路（图中NC表示不连接）（a）专用输入模式 （b）专用组合输出模式 （c）反馈组合输出模式 （d）时序电路中的组合输出模式 （e）寄存器输出模式 图8.4.7 GAL的输入缓冲器电路 图8.4.8 GAL的输出缓冲器电路 图8.4.9 GAL的静态输出特性（a）输出为高电平时（b）输出为低电平时 8.5 可擦除的可编程逻辑器件（EPLD） 图8.5.1 AT22V10的电路结构框图 图8.5.2 每组乘积项分为两部分的可编程结构 图8.5.3 与－或逻辑阵列的乘积项共享结构 图8.5.4 AT22V10的OLMC电路结构图 图8.5.5 ATV750的OLMC电路结构图 图8.5.1 AT22V10的电路结构框图 图8.5.2 每组乘积项分为两部分的可编程结构 图8.5.3 与－或逻辑阵列的乘积项共享结构 图8.5.4 AT22V10的OLMC电路结构图 图8.5.5