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第六章 时序逻辑电路 减法计数器的设计 方法1 先设计相同要求的加法计数器，然后将Q输出端取反，即加上非门后输出；或者直接从Q端输出； 注意：此方法适用于没有规定固定的输出端，如果要求从Q端输出，则只能使用以下方法2。 方法2： 按照加法计数器的设计步骤，但是所用公式和方程中的Q或Q变量取反；所得结果是以Q端作为输出的减法计数器 a/1 b/0 b b/0 a/0 a X=1 X=0 N(t)/Z(t) S(t) 习题6.3-(1)的最简状态转移表 节目录 标题区 例2 已知原始状态有A、B、C、D、E、F、G、H，经画隐含表进行比较，得到等价状态对： AE、AC、AG、BF、CE、CG、EG。试问最简状态转移表中有几个状态。 解：由等价的传递性得： 1.A=E=C=G; 2.B=F; 3.D; 4.H 所以最大等价类为：ACEG、BF、D、H 所以最简状态转移表中有4个状态。 节目录 标题区 6.4 试画出用MSI移存器74194构成8位串行—并行码的转换电路（用三片74194或两片74194和一个D触发器）。 解：(1)用三片74194构成，利用标志位“0”做串并完成截止控制（重装数控制）,“0”共移动7次 （加上并入共需要8个CP脉冲)到达第三片74194的Q0端。 节目录 标题区 题6.4 图1 串入 节目录 标题区 题6.4 8位串入—并出转换电路的状态转移表 准备送数 0 1 0 CP7↑ 准备右移 0 1 1 0 CP6↑ 准备右移 0 1 1 1 0 CP5↑ 准备右移 0 1 1 1 1 0 CP4↑ 准备右移 0 1 1 1 1 1 0 CP3↑ 准备右移 0 1 1 1 1 1 1 0 CP2↑ 准备右移 0 1 1 1 1 1 1 1 CP1↑ 准备送数 1 1 0 清0 下一操作 Q0 ′ M0 M1 D0 ′ Q1 ′ Q2 ′ Q3 ′ Q4 ′ Q5 ′ Q6 ′ Q7 ′ Q8 ′ D0 ′ D1 ′ D0 ′ D1 ′ D2 ′ D0 ′ D1 ′ D2 ′ D3 ′ D0 ′ D1 ′ D2 ′ D3 ′ D4 ′ D0 ′ D1 ′ D2 ′ D3 ′ D4 ′ D5 ′ D0 ′ D1 ′ D2 ′ D3 ′ D4 ′ D5 ′ D0 ′ D1 ′ D2 ′ D3 ′ D4 ′ D5 ′ D6 ′ D6 ′ D7 ′ 0 0 0 0 0 0 0 CP8↑ 1 1 0 1 1 1 1 1 1 1 0 准备右移 0 节目录 标题区 (2)用两片74194和一个D触发器(Q’0)构成。 题6.4 图2 串入 节目录 标题区 串入 题6.4 图3 节目录 标题区 用两片74194和一个D触发器(Q’8)构成。 6.12 用四个D触发器设计以下电路： (1)异步二进制加法计数器（Q端输出）； 解：异步二进制加法计数器的基本结构为 a.采用T′FF （注意：同步加减法器不能使用T′FF） b.CP1=CP， CPi = Qi-1 (上升沿触发) ( i=2,3,…,n ) 节目录 标题区 电路如下图所示。 题6.12电路图 节目录 标题区 （省略了初始置0电路） 6.17 写出图P6.17电路的状态转移表及模长M=? 题 P6.17 节目录 标题区 解：由图知，74161的预置数为 Q3Q211 ，预置数控制端 LD 接 Q1。电路先异步清零，则起始状态为0000，列状态转移表如下所示。 n n n 由状态转移表知，模长M=8，且具备自启动性。 节目录 标题区 1 1 1 1 1 7 0 0 1 0 1 0 1 0 Q0 Q1 Q2 0 0 0 0 8 0 0 1 1 6 1 1 0 1 5 0 0 0 1 4 1 1 1 0 3 0 0 1 0 2 1 1 0 0 1 0 0 0 0 0 Q3 LD CP↓ 个数 题 P6.17 状态转移表 节目录 标题区 * 章目录 时序逻辑电路习题 一、时序逻辑电路的基本概念 二、一般时序逻辑电路的分析和设计 三、寄存器和移存器 四、计数器 五、序列码发生器和顺序脉冲发生器 6.8 6.2 例1 6.12 (1) 6.4 例2 6.3 6.17 6.22 (b) 6.25 (1) (2) 6.40 6.35(1) 六、习题讲解 一、时序逻辑电路的基本概念 1.定义 2.结构特点 (1) 电路由组合电路和存储电路构成，含记忆元件； (2)电路中含有从输出到输入的反馈回路； 3.功能描述 状态转移表；状态转移图；功能表；表达式；