第六章时序逻辑2011.ppt

第六章 时序逻辑总结 1.时序逻辑分为同步时序和异步时序 2.解决的问题是分析和设计 3.典型电路包括: 触发器；寄存器；移位寄存器；计数器；分频器；脉冲节拍产生器；序列信号发生器；等 ⑴触发器包括:RS触发器；JK触发器；T触发器；D触发器。其中广泛应用的是边沿触发的JK触发器；T触发器；D触发器。 ⑵寄存器包括:由N个触发器组成的所存器。 ⑶移位寄存器：由JK触发器构成的移位寄存器；由D触发器构成的移位寄存器； ⑷同步计数器：由N个触发器构成的同步N位二进制加法计数器（以T触发器为例）和同步N位二进制减法计数器（以T触发器为例）；集成4位二进制加法计数器74LS161及十进制加法计数器74LS160（引脚功能）。 ⑸异步计数器：由N个触发器构成的异步N位二进制加法计数器（以T触发器和D触发器为例）和异步N位二进制减法计数器（以T触发器和D触发器为例）。 ⑹分频器：计数器基础上增加不同的状态译码输出，表示与输入计数脉冲频率间的数量关系。 ⑺脉冲节拍产生器：计数器+状态译码，在不同的输出端上依次输出有效脉冲。 ⑻序列信号发生器等：计数器+数据选择器，在同一输出端上依次输出所要求的电平信号编码。 ⑼ 用置“0”法和置“1”法构成任意进制计数器（包括集成计数器）。 4。分析和设计中的主要手段：逻辑抽象；状态转换图（摩尔型/米里型）；状态编码；状态转换表；驱动方程；特征方程；输出方程；状态化简（有必要时）；原始状态表/最简状态表；时序逻辑电路图；自启动功能。 5。典型例子：移位寄存器实现算数2N乘除运算；同步模4加减法可逆计数器；串行加法器；脉冲节拍产生器；序列信号发生器；分频器。 状态图6-4-10。状态转移表如表6-4-3 Sn+1/YZ AB  X 00 01 11 10 S0 S0/00 S1/00 X/XX S2/00 S1 S1/00 S2/00 X/XX S0/10 S2 S2/00 S0/10 X/XX S0/11 表6-4-3 从状态转换图或状态转换表即可画出表示电路次态／输出( )的卡诺图 假定选用D触发器，则从图6-4-12的卡诺图可写出电路的状态方程、驱动方程和输出方程分别为: [例] 按如下状态图用JK触发器设计同步时序电路。 000/0 001/0 010/0 011/0 101/0 100/0 111/0 110/0 解：1.采用自然二进制状态编码，列出状态转换表 1 1 1 1 1 0 1 0 1 1 0 0 Q2Q1Q0 0 1 1 0 1 0 0 0 1 0 0 0 Q2Q1Q0 1 0 0 0 0 1 0 0 0 1 1 1 0 0 1 1 0 1 1 0 0 0 1 0 0 1 0 1 0 0 0 1 Y Q*2Q*1Q*0 Y Q*2Q*1Q*0 解：2.写出状态方程，输出方程 化简： 6.5状态化简方法 原始状态表往往不是最简的，或者说该状态表存在多余或重复的状态。因此，在得到原始状态表后，应考虑是否对它进行化简，以尽量减少所需状态的个数。这里将介绍状态表的化简方法。先介绍状态表化简的基本原理，然后介绍完全定义类状态表化简的具体步骤。 1 状态表化简的基本原理 如果所设置的两个状态，对输入的所有序列产生的输出序列完全相同，则这两个状态可以合并为一个状态。状态表的化简就是根据这一原则进行的。下面，介绍确定性状态化简的充分必要条件． 若状态表中的任意两个状态Si和Sj同时满足下列两个条件，则它们可以合并为一个状态： Ⅰ．在所有不同的现输入下，现输出分别相同。 Ⅱ．在所有不同的现输入下，次态分别为下列情 况之一: (1) 两个次态完全相同。 (2) 两个次态为其现态本身或交错。 (3) 两个次态为状态对封闭链中的一个状态对。 (4) 两个次态的某一后续状态对可以合并。 第一个条件是用来判别现输入下所产生的输出是否相同，是判断考察的两个状态是否可以合并为一个状态的必要条件；而第二个条件则是用来判别其后所有各次输入下所产生的输出是否分别相同的充分条件。 因此，第一个条件不满足的两个状态肯定不能合并；而第一个条件满足的两个状态，若第二个条件不满足，则仍然不能合并。 2 完全定义状态表的化简方法 基本概念及定义： 等价状态——满足上述合并条件的