数字逻辑电路与系统设计[蒋立平主编][习题]解答.doc

第4章习题及解答 4.1 用门电路设计一个4线—2线二进制优先编码器。编码器输入为，优先级最高，优先级最低，输入信号低电平有效。输出为，反码输出。电路要求加一G输出端，以指示最低优先级信号输入有效。 题4.1 解：根据题意，可列出真值表，求表达式，画出电路图。其真值表、表达式和电路图如图题解4.1所示。由真值表可知。 4.3 试用3线—8线译码器74138扩展为5线—32线译码器。译码器74138逻辑符号如图4.16（a） 4.5写出图P4.5所示电路输出和的最简逻辑表达式。译码器74138功能表如表4.6所示。 题4.5解：由题图可得： 4.7 试用一片4线—16线译码器74154和与非门设计能将8421BCD码转换为格雷码的代码转换器。译码器74154的逻辑符号如图4.17所示。 解：设4位二进制码为，4位格雷码为。根据两码之间的关系可得： 则将译码器74154使能端均接低电平，码输入端从高位到低位分别接，根 据上述表达式，在译码器后加3个8输入端与非门，可得可直接输出。（图 略） 4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号如图4.37（a）⑴ ⑵ ⑶ ⑷ ⑸ 题4.9解：如将按高低位顺序分别连接到数据选择器74151的地址码输入端，将数据选择器的输出作为函数值。则对各题，数据选择器的数据输入端信号分别为：（注意，数据选择器的选通控制端必须接有效电平，图略） ⑴ ⑵ ⑶ ⑷ ⑸ 4.11图P4.11为4线-2线优先编码器逻辑符号，其功能见图4.3（a） 题4.11解：由图4.3（a），因此可以利用的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解4.11所示，由电路可见，当高位编码器（2）的时，表示高位编码器（2）有编码信号输入，故选通数据选择器的0通道，将高位编码器（2）的码送到端；当高位编码器（2）的时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信号输入，也可能无编码信号输入，则将低位编码器（1）的码送到端（当无编码信号输入输入时，）。编码器输出的最高位码，由高位编码器（2）的信号取反获得。由电路可见，表示无编码信号输入。 4.13 试用一片3线—8线译码器74138和两个与非门实现一位全加器。译码器74138功能表如表4.6所示。 题4.13解：全加器的输出逻辑表达式为： 式中，为两本位加数，为低位向本位的进位，为本位和， 为本位向高位的进位。根据表达式，所设计电路如图题解4.13所示。 写出图P4.15所示电路的输出最小项之和表达式。 题4.15解： ＝ 4.17 试完善图4.47所示电路设计，使电路输出为带符号的二进制原码。 题4.17解：由于加减器的输入均为二进制正数，所以，当电路作加法时，输出一定为正，这时图4.47中的表示进位。当时，电路作减法运算，电路实现功能。由例4.15分析可知，当时，，电路输出即为原码；当时，，应将电路输出取码，使其成为原码。设电路符号位为，进位位为，可写出和的表达式为，。当时，须对取码。所设计电路如图题解4.17所示。 *4.19 试用两片4位二进制加法器7483和门电路设计一个8421BCD码减法器，要求电路输出为带符号的二进制原码。7483的逻辑符号如图4.46(b)所示。（提示：BCD码减法和二进制减法类似，也是用补码相加的方法实现，但这里的补码应是10的补，而不是2的补。求补电路可用门电路实现） 题4.19解：（解题思路）首先利用两片4位二进制加法器7483和门电路设计一个BCD码加法器（见例4.16）。由于用加法器实现减法运算，须对输入的减数取10的补，另外，还须根据BCD码加法器的进位信号的状态来决定是否对BCD码加法器输出信号进行取补。所设计的电路框如图题解4.19所示。图中，A为被减数，B为减数，Y为差的原码，G为符号位。com10s为求10的补码电路，该电路可根据10的补码定义，通过列真值表，求逻辑表达式，然后用门电路或中规模组合电路（如译码器）实现。bcdsum为BCD码加法器，可利用例4.16结果，也可自行设计。selcom10s为判断求补电路，当bcdsum输出进位信号C为1时，表示结果为正，；当C为0时，表示结果为负，Y应是S的10 的补码，利用com10s电路和数据选择器，很容易完成该电路设计。（电路详解略） 4.23 试用一片双4选1数据选择器74HC4539和一片3线-8线译码器74138构成一个3位并行数码比较器。要求：电路输入为两个3位二进制数，输出为1