计算机组成原理第三章 第5讲 并行存储器课件.ppt

并行存储器 * * 3.5 并行存储器 由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率： 采用更高速的技术来缩短读写时间 采用并行技术 空间并行—双端口存储器 时间并行---多体交叉存储器 采用分层存储系统 Cache 虚拟存储系统 3.5 并行存储器 一、双端口存储器 1、双端口存储器的逻辑结构 双端口存储器：同一个存储器具有两组相互独立的读写控制电路 是一种高速工作的存储器，独立并行操作 双端口存储器IDT7133的逻辑框图如图示。 3.5 并行存储器 R 3.5 并行存储器 2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。 片选控制(CE，低电平有效) 输出驱动控制(OE，低电平有效)。 3.5 并行存储器 勘误： P85 图3.24 右下角BUSY脚标L改为R 分析表3.4 3.5 并行存储器 3、有冲突读写控制 两个端口地址相同时发生读写冲突 置了BUSY标志解决冲突： 判断逻辑可以决定优先权 对获得使用权的端口放开BUSY标志(高) 对被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。 3.5 并行存储器 4、有冲突读写控制判断方法 (1)如果先地址匹配，后CE片选有效： 片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。 (2)如果先片选CE有效，后在地址匹配： 片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。 无论采用哪种判断方式，最终延迟端口的BUSY标志都将置位而关闭此端口。 而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。 勘误： P86表3.5 第六行文字，“右端口”列： ≠(A0～A10)R 改为 ≠(A0～A10)L 阅读表3.5 LV5R:左地址有效先于右地址50ns以上 RV5L:右地址有效先于左地址50ns以上 Same:左右地址有效均在50ns内匹配 LL5R:CEL变低先于CER50ns以上 RL5L:CER变低先于CEL50ns以上 LW5R:CEL和CER均互50ns在内变低 3.5.1双端口存储器 地址相同 地址相同 3.5.1双端口存储器 3.5 并行存储器 二、多模块交叉存储器： 由若干个存储模块组成的主存储器是线性编址的。 具体有两种方式： 一种是顺序方式 一种是交叉方式 当要访问某数据块内容时，需访问连续的存储单元 3.5 并行存储器 3.5 并行存储器 1、顺序方式 [例]M0－M3共四个模块，则每个模块8个字 顺序方式：? M0：0—7 ????????????? M1：8－15 ??????????????? M2：16－23 ??????????????? M3：24－31 5位地址组织如下： X X??? X X X 高位选模块，低位选块内地址 3.5 并行存储器 特点： 某个模块进行存取时，其他模块不工作 优点是某一模块出现故障时，其他模块可以照常工作 通过增添模块来扩充存储器容量比较方便。 缺点是各模块串行工作，存储器的带宽受到了限制，并行性低。 3.5 并行存储器 [例]M0－M3共四个模块，则每个模块8个字 交叉方式： ?????? M0：0，4,...除以4余数为0 ?????? M1：1，5,...除以4余数为1 ?????? M2：2，6,...除以4余数为2 ?????? M3：3，7,...除以4余数为3 5位地址组织如下： X X X??? X X 高位选块内地址，低位选模块 3.5 并行存储器 特点： 连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。 优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。 使用场合为成批数据读取。 3.5 并行存储器 假设有n个存储体，每个存储体的容量为m个存储单元 顺序方式存储单元地址： 高位 低位 m个存储单元，每个存储体内的地址位数 片选，n个存储体选择 3.5 并行存储器 2、交叉方式 存储单元地址： 高位 低位 （可以实现多模块流水式并行存取） 每个存储体内的地址位数 片选，存储体选择 3.5 并行存储器 3、多模块交叉存储器的基本结构 四模块交叉存储器结构框图 3.5 并行存储器 主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3 每个模块都有自己的读写控制电