6 . 时序逻辑电路的分析与设计.ppt

作业：P237-242 6.1.1；6.1.4；6.1.7；6.2.4； 6.3.2；6.3.3；6.5.2；6.5.3； 6.5.6；6.5.19 状态转换真值表 1 1 1 0 1 0 0 1 0 0 0 0 0 0 0 1 1 1 1 0 1 1 1 0 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 Y (D0) (D1) (D2) A 4、求激励方程、输出方程 （5）画出逻辑电路 （6）画出完整的状态图，检查所设计的计数器能否自启动. 6. 4 异步时序逻辑电路的分析 本节主要讨论用触发器构成的脉冲异步时序逻辑电路的分析方法。由于异步时序逻辑电路中没有统一的时钟脉冲，因而各存储电路不是同时更新状态，状态之间没有准确的分界。故在分析异步时序逻辑电路时必须注意以下几点： 1. 分析状态转换时必须考虑各触发器的时钟信号作用情况。 2.每一次状态转换必须从输入信号所能影响触发的第一个触发器开始逐级确定。 3.每一次状态转换都有一定的时间延迟。 由于异步时序电路各个触发器之间的状态转换存在一定的延迟，所以只有当全部触发器状态转换完毕，电路才进入新的“稳定”状态。因此，异步时序电路的输入信号（包括时钟信号）必须等待电路进入稳定状态之后，才允许发生改变，否则电路会出在不确定的状态。故对于同一系列的集成逻辑电路，类似功能的同步时序电路的速度要快于异步时序电路。 一. 异步时序逻辑电路的分析方法： 分析步骤: 3.确定电路的逻辑功能。 2.列出状态转换表或画出状态图和波形图； 1. 写出下列各逻辑方程式： b)触发器的激励方程； c) 输出方程 d)电路的状态方程（输入有脉冲信号） a)时钟方程 （1）分析状态转换时必须考虑各触发器的时钟信号作用情况。 有作用，则令cpn=1；否则cpn=0 根据激励信号确定那些cpn=1的触发器的次态，cpn=0的触发 器则保持原有状态不变。 （2）每一次状态转换必须从输入信号所能触发的第一个触发器 开始逐级确定。 （3）每一次状态转换都有一定的时间延迟。 同步时序电路的所有触发器是同时转换状态的，与之不同，异步时序电路各个触发器之间的状态转换存在一定的延迟，也就是说，从现态Sn到次态Sn+1的转换过程中有一段“不稳定”的时间。在此期间，电路的状态是不确定的。只有当全部触发器状态转换完毕，电路才进入新的“稳定”状态，即次态Sn+1。 注意: 例1 分析如图所示异步电路 解：1. 写出电路的方程式 ① 时钟方程 ②输出方程 ③激励方程 CP0=CLK ④求电路状态方程 触发器如有时钟脉冲的上升沿作用时，其状态变化； 如无时钟脉冲上升沿作用时，其状态不变。 CP1=Q0 二. 异步时序逻辑电路的分析举例 2. 列状态表、画状态图、波形图 ? ? ? ? 0 0 ? CP0 CP1 Q0 Q1 CP ? 1 ? 1 1 1 ? 0 x 1 1 0 ? 1 ? 0 0 1 ? 0 x 0 0 0 ? 1 ? 1 (X----无触发沿 , ?----有触发沿) 注：CP1必须等Q0的状态变化后才知道。且Q0从0到1变化时CP1才有触发上沿，其他情况下，CP1无触发沿。 根据状态图和具体触发器的传输延迟时间tpLH和tpHL， 可以画出时序图 3. 逻辑功能分析 该电路是一个异步二进制减计数器，Z信号的上升沿可触发借位操作。也可把它看作为一个序列信号发生器。 例2 分析如图所示异步时序逻辑电路. 解 ： 这是由3个下降沿触发的T’触发器构成的异步时序电路。只要相应触发器的时钟输入端有一个从1到0的跳变，其状态就会翻转一次。 状态方程 时钟方程 (1) 列出各逻辑方程组 (2) 列出 状态表 1 1 0 1 0 0 0 1 0 0 1 0 1 1 0 1 0 0 1 0 0 1 0 0 0 0 0 cp0 cp1 cp2 1 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 1 1 0 0 0 0 1 1 0 1 0 0 0 0 0 1 0 0 1 0 0 1 1 1 1 1 1 0 （CP=0表示无时钟下降沿，CP=1表示有时钟下降沿） 电路是一个异步五进制加计数电路。 (4) 逻辑功能分析 (3) 画出状态图 6.5 若干典型的时序逻辑集成电路 6.5.1 寄存器