毕业论文太网供电(POE)技巧.doc

绪论 1.1 数据采集数据采集系统 数据采集是指从传感器和其它待测设备等模拟和数字被测单元中自动采非电量或者电量信号,送到上位机中进行分析,处理。数据采集系统是结合基于计算机或者其他专用测试平台的测量软硬件产品来实现灵活的、用户自定义的测量系统。ENC28J60以太网芯片，为采集系统提供应用于以太网连接的接口，如图3.1所示。 图3.1 硬件总体框图 3.2 A T m e g a 6 4 单片机介绍 3.2.1 主要特性 考虑到数据采集工作需要长时间的不断电的进行的实际情况，即需要大量的时间的供电，为了降低使用的成本，所以本设计选择采用Atmel公司所生产的ATmega64系列的单片机。该芯片特性： 高性能、地同好的8位AVR微处理器 先进的RISC结构 非易失性程序和数据存储器 JTAG接口（与IEEE 1149.1标准兼容） 3.1.2 管脚说明 图3.2所示为Atmega64芯片的管脚分布图。 图3.2 Atmega64芯片管脚图 Atmega64芯片的功能如下： VCC 数字电路的电源 GND 地 端口A～端口E 端口A~端口E都为8位双向I/O口，具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻使能，端口被外部电路拉低时将输出电流。在复位过程中，即使系统时钟还未起振，其处于高阻状态。 端口F 作为A/D 转换器的模拟输入端。 当不使用A/D转换器时，端口F为8位双向I/O口，具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻使能，则端口被外部电路拉低时将输出电流。在复位过程中，即使系统时钟还未起振，端口F处于高阻状态。如果JTAG接口使能，即使复位出现引脚 PC7(TDI)、PC5(TMS)与PC4(TCK)的上拉电阻被激活。 除去移出数据的TAP态外，TD0引脚为高阻态。 端口F也是JTAG接口。 端口G 端口G为5位双向I/O口，具有可编程的内部上拉电阻。其输出缓冲器具有对称的驱动特性，可以输出和吸收大电流。作为输入使用时，若内部上拉电阻使能，端口被外部电路拉低时将输出电流。在复位过程中，即使系统时钟还未起振，端口G处于高阻状态。 复位输入引脚。持续时间超过最小门限时间的低电平将引起系统复位。 XTAL1 反向振荡放大器与片内时钟操作电路的输入端。 XTAL2 反向振荡放大器的输出端。 AVCC AVCC是端口F与A/D转换器的电源。不使用ADC时，该引脚应直接与VCC连接。使用ADC时应通过一个低通滤波器与VCC 连接。 PEN SPI 串行编程模式的编程使能引脚。在上电复位时保持该引脚为低，芯片进入SPI 串行编程模式，在正常工作时，PEN 无效。 3.1.3 电气特性 Atmega64芯片的电器特性如下表3.1所示。设计时，根据其电器特性来确定所需要的电源等设备。 表3.1 绝对极限值 工作温度 -55°C ～ +125°C 存储温度 -65°C ～ +150°C 引脚上的电压，除了 相对于地 -1.0V ～ VCC+0.5V 引脚上的电压，相对于地 -1.0V ～ +13.0V 最大工作电压 6.0V 每个I/O 引脚上的DC 电流 40.0 mA DC 电流：VCC 和GND 引脚之间 200.0 mA 3.2 电源模块硬件设计 3.2.1 低压差线性稳压器LDO是一种线性稳压器。线性稳压器使用在其线性区域内运行的晶体管或 FET，从应用的输入电压中减去超额的电压，产生经过调节的输出电压图3.3 低压差线性稳压器电路图 低压降线性稳压器的成本低，噪音低，静态电流小的突出优点。它需要的外接元件也很少，通常只需要一两个旁路电容。 输出电压精度可控制在1%范围内。 较宽输出电流范围1mA ~ 1A 。 非常好线性调整率和负载调整率。 低开启电压。 提供封装SOT-223，TO-252。 3.2.3 低压差线性稳压器电性参数 表3.2为LDO1117-3.3V的电性参数，本设计根据其参数来选定其作为电源模块。 表3.2 LDO1117-3.3V电性参数 电性参数 符号 测试条件 最小 典型 最大 单位 输出电压 VO Vin=5.3V,Iout=10mA,Tj=25℃ 1% 3.267 3.3 3.333 V Vin=4.6V～12V, Iout=1mA～1A 5% 3.135 3.3 3.465