场效应晶体管2.ppt

MOS 晶体管可用作开关或大功率调节。专门为这类应用而设计的器件称为功率晶体管。一般把安全工作区（SOA）边界的这两部分称为电学SOA 与热电SOA。 晶体管击穿电压决定了最大VDS，电迁徙限制了最大电流，最高温度和散热决定了最大功率， 一、 MOS 安全工作区（SOA） 功率晶体管的电学SOA 源于碰撞电离。背栅去偏置效应。背栅去偏置超过了源区衬偏电压，源向衬底注入少子。 MOS 结构中固有寄生双极型晶体管具有和任何其他双极型晶体管一样的缺点，尤其是会出现热击穿。在约1ms 的延迟后，聚集的电流就会将雪崩MOS 管烧毁，这种机制叫做热电SOA。漏区-背栅结温度较高的部分传导较大的电流，使电流积聚到一个热点。 当栅电阻比较大时，由于栅极电阻和电容的延迟，M1率先导通，如果CL电压很大，M1电流密度会过大而击穿如个比较大，当栅电压VG上升时间只有几ns时，才会发生这种失效，经常发生在ESD保护电路和栅极驱动电路中 MOS晶体管导通电阻包括器件导通电阻，金属连线电阻 最为常见的MOS 功率晶体管的两种金属连线图形分别为：矩形器件、对角器件； 1. 矩形器件 流过晶体管各部分的电流基本相等。 A普通方式，成对导线，方便连接； B电流最均匀，最适合的连接方式 C减小了导线电阻，但电流不均匀 对角结构，采用逐渐变细总线的版图结构。 从而自然地在器件的两侧形成梯形的金属2 总线。漏极和源极必须位于晶体管相对的两端。 逐渐变细的总线可以降低去偏置效应 通过金属跳线在栅极两端连接，可以使栅电阻降低到1/4 通过把结构巧妙的源漏单元紧密地排布成阵列形式可获得更小的特定导通电阻。下图显示的是华夫饼式与曲栅式的MOS 晶体管版图。 每个源区周围有四个漏区，每个漏区周围有四个源区，有金属斜条连接，版图密度更大 击穿电压后者栅极更平缓，有利于增加击穿电压 包括阈值电压，跨导，过驱动电压的偏差 可以降低VGST，即加大宽长比和减小电流，但不应低于0.1V 需要栅源电压匹配，如差分对输入管； 设器件工作于饱和区，漏电流相同，则两器件的栅源电压的失配为 需要电流匹配的时候，如电流镜 漏极电流的失配为 VGST减小时，阈值值电压失配ΔVT影响增加，造成漏极电流的失配增加。 所以增加VGST可以提高电流匹配。取0.3V以上 大尺寸比小尺寸晶体管更匹配，大尺寸降低了局部不规则的影响 长沟道比短沟道更匹配，因为长沟道降低沟道调制效应。 方向一致比方向不一致更匹配，因单晶硅各向异性 阈值电压的失配和栅极面积的平方根成反比 薄栅氧化层匹配优于厚氧化层晶体管 工艺尺寸的缩小，改善了VT的失配， 因为氧化层越薄，跨导越大，有效阈值电压降低。 晶体管系统失配与漏源电压差成正比，与沟道长度成反比可增加沟道长度 若需要进一步降低沟道调制，可以采用共源共栅结构， 晶体管跨导取决于载流子迁移率，在不同方向下，晶体管表现不同的应力敏感性。 为避免应力影响，匹配晶体管取一致方向。 多晶硅刻蚀速率不一致，开口越大，速率越快， 中等精度的匹配，要求增加虚拟晶体管，虚拟晶体管栅极与源相连 如果在有源区上的栅氧上的多晶栅加接触孔，会引起较大的失配，硅化物可能会穿透多晶硅栅，极大地改变氧化层附近多晶硅栅的功函数 应将接触孔置于场氧化层的上方 深扩散区会影响附近MOS管的匹配，扩散区结的尾部延伸， 如BICMOS的深N侧阱和NBL要远离匹配MOS沟道 CMOS工艺中N阱应与NMOS间隔一定距离 PMOS应距离N阱边缘一定距离，防止横向扩散对阱浓度的影响 NMOS比PMOS匹配更好 可能由于背栅掺杂的变化，埋层沟道的存在，以及方向的应力效应 在退火过程中，氢渗入氧化层中，到达氧化层-硅界面处，消除硅的悬挂键，深扩散区会影响附近MOS管的匹配，如果其上有金属，则阻碍了氢的分布。 如果MOS上方金属图形不同，则会造成电流失配。 所以尽量不要在MOS栅上走金属线 1氧化层的厚度梯度 2 应力梯度 影响载流子迁移率，但对阈值电压没有影响，通过共质心版图实现匹配 3 热梯度 阈值电压随温度-2mV/℃，MOS电流匹配与阈值电压关系不大，取决于尺寸 共质心可以消除梯度的影响 1）一致性 匹配器件质心应近似一致，尽量重合 2）对称性 阵列应相对于X轴和Y轴对称，应该是用阵列中各单元的位置对称 3）分散性 阵列应具有最大程度的分散性，器件的各组成部分均匀分散在阵列中。 4）紧凑性 阵列应尽可能紧凑，接近正方形 5）方向性 1，分散性较差，因有长串的段属于同一器件 2，存在间隙，不紧凑 3 ，较好 4，分散性较差，中间有长串的段属于同一器件