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实验一：基于原理图的十进制计数器设计 实验操作指南 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 实验目的 1、熟悉和掌握ISE Foudation软件的使用； 2、掌握基于原理图进行FPGA设计开发的全流程； 3、理解和掌握“自底向上”的层次化设计方法； 4、温习数字电路设计的基础知识。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 实验原理 完成一个具有数显输出的十进制计数器设计。 十进制计数器 七段数码管显示译码器 使能控制端 时钟端 异步清零端 FPGA Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 1. 七段数码管译码器的设计 七段数码管属于数码管的一种，是由7段二极管组成。 按发光二极管单元衔接方式分为共阳极数码管和共阳极数码管。本实验使用共阳数码管。它是指将一切发光二极管的阳极接到一同构成公共阳极(COM)的数码管。共阳数码管在应用时应将公共极COM接到电源VCC上，当某一字段发光二极管的阴极为低电平相应字段就点亮，当某一字段的阴极为高电平相应字段就不亮。 显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 数码 0 1 2 3 4 5 6 7 8 9 A b C d E F 输入 A3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 输出 A 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 B 0 0 0 0 0 1 1 0 0 0 0 1 1 0 1 1 C 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 1 D 0 1 0 0 1 0 0 1 0 0 1 1 1 0 0 1 E 0 1 0 1 1 1 0 1 0 1 1 0 0 0 0 0 F 0 0 0 1 0 0 0 0 0 1 0 0 G 1 0 0 1 0 0 0 0 1 0 0 0 对应码(h) 81 CF 92 86 CC A4 A0 8F 80 84 88 E0 B1 C2 B0 B8 表2-1 七段字符显示真值表 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 采用“最小项译码器+逻辑门”的方案 最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。 当译码器输出低电平有效时，一般选用与非门；当译码器输出高电平有效时，一般选用或门。 本实验可以采用ISE软件自带的“Decoder”库中的4线-16线译码器D4_16E（带使能端，输出高电平有效）和“Logic”库中的16输入或门OR16。 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. seg7A Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. seg7 Evaluation o