《EDA课程设计数字钟.ppt

EDA技术课程设计 数字时钟的设计与制作 一、设计目的 本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，加深对计算机体系结构的理解。通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。通过对实用数字钟的设计，巩固和综合运用计算机原理的基本理论和方法，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计深入理解计算机的组成原理，达到课程设计的目标。 二、设计要求 利用VHDL设计数字钟显示电路的各个模块，并使用EDA工具对各模块进行仿真验证。数字钟显示电路的设计分为下面几个模块：秒计数模块、分计数模块、小时计数模块.。完成以后把各个模块整合后，显示相应的输出状态。 三、设计内容 1、数字钟的工作原理 数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和一些显示星期、报时、停电查看时间等附加功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”，“星期”计数器、校时电路、报时电路和振荡器组成。干电路系统由秒信号发生器、“时、分、秒、星期”计数器、译码器及显示器、校时电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。 将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。每累计24小时，发出一个“星期脉冲”信号，该信号将被送到“星期计数器”，“星期计数器” 采用7进制计时器，可实现对一周7天的累计。工作原理图如图3.1所示。 数字钟的工作原理图 分频器电路 分频器电路将32768HZ的高频方波信号经32768次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。本次设计是运用了CD4060分频器进行分频，分频电路可提供512HZ和1024HZ的频率，在经CD4027分频器进行一分频，为此电路输送一秒脉冲。 2进制计数器我们采用CMOS管CD4013B。CD4013B其实是一个双D型触发器。它是由两个相同的、独立的数据型触发器组成。每个触发器有独立的数据、置位、复位、时钟输入和Q输出。在时钟脉冲正变化沿时预置在D输入的逻辑电平转换至Q输出。时钟置位和复位是独立的，分别通过在置位或复位线上高电平完成。 晶体振荡器 晶体振荡电路是构成数字式时钟的核心，它保证了时钟走时准确及稳定。晶体振荡器它的作用是产生时间标准信号。数字钟的精度主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一信号。晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。如图3.2所示晶体振荡电路框图。 时、分、秒计数器电路 （1）原理 时、分、秒计数器电路有相似的地方，用两个74LS161组成一个二十四进制计数器，显示0~23时。由分计数器送来的进位脉冲送入时个位计数器，计10小时清零并向时十位计数器送进位脉冲，当十位输出为二，个位输出为四时将整个电路清零并向下一级的星期显示电路送进位脉冲。本电路也可理解为用两个74LS161组成一个一百进制计数器显示0~99，当计数到24是将整个电路清零。 时、分、秒计数器都需要用译码电路和LED数码管进行译码和显示。时、分、秒计数 时、分、秒计数器电路原理图 时序仿真 1、秒表计数器电路仿真图 将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。 分计数器电路仿真图 分计数器电路仿真图如图： “分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。 小时计数器电路仿真图 时计数器电路仿真图如图4.2：“时计数器”采用24进制计时器，可实现对一天24小时的累计。每累计24小时，发出一个“星期脉冲”信号，该信号将被送到“星期计数器”， 3.小时计数器模块的VHDL源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hour is