《verilog5操作符.ppt

复习 常数：整数和实数 《位数》`《基数》《值》 标识符：模块名、端口名及实例名 必须以英语字母（a-z, A-Z）起头，或者用下横线符（ _ ）起头。其中可以包含数字、$符和下横线符。 逻辑值：0、1、x和z 数据类型： Nets 表示器件之间的物理连接, 用assign连续赋值语句，z Register 通过过程赋值语句驱动，x 标量与矢量 第五讲 Verilog运算符 算术运算符 按位运算符 逻辑运算符 缩减运算符 移位运算符 关系运算符 等式运算符 条件运算符 运算符类型 运算符优先级 运算符的分类 ??单目运算符 ??只有一个操作数，且运算符位于操作数的左边 ??双目运算符 ??有两个操作数，各位于运算符的两边 ??三目运算符 ??属于这一类的只有条件运算符（? : ）一个 Verilog中的大小(size)与符号 Verilog根据表达式中变量的长度对表达式的值自动地进行调整。 Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。 当一个负数赋值给无符号变量如reg时，Verilog自动完成二进制补码计算. 算术运算符 1. 算术操作结果的长度 算术表达式结果的长度由最长的操作数决定。在赋值语句下， 算术操作结果的长度由操作符左端目标长度决定。考虑如下实 例： reg [0:3] Arc, Bar, Crt; reg [0:5] Frx; . . . Arc = Bar + Crt; Frx = Bar + Crt; 第一个加的结果长度Arc长度决定，长度为4位。 第二个加法操作的长度同样由Frx的长度决定（Frx、Bat 和Crt中的最长），长度为6位。在第一个赋值中，加法操作 的溢出部分被丢弃；而在第二个赋值中，任何溢出的位存储在 结果位F r x [ 1 ]中。 在较大的表达式中，中间结果的长度如何确定？在Verilog HDL中定义了如下规则：表达式中的所有中间结果应取最大 操作数的长度（赋值时，此规则也包括左端目标）。 实例： wire [4:1] Box, Drt; wire [1:5] Cfg; wire [1:6] Peg; wire [1:8] Adt; . . . assign Adt = (Box + Cfg) + (Drt + Peg) ; 表达式右端的操作数最长为6，但是将左端包含在内时，最 大长度为8。所以所有的加操作使用8位进行。例如：B o x和 C f g相加的结果长度为8位。 2. 无符号数和有符号数 执行算术操作和赋值时，注意哪些操作数为无符号数、哪些操作数为有符号数非常重要。 无符号数存储在： ? 线网 ? 一般寄存器 ? 基数格式表示形式的整数 有符号数存储在： ? 整数寄存器 ? 十进制形式的整数 下面是一些赋值语句的实例： reg [0:5] Bar; integer Tab; . . . Bar = -4d12; //寄存器变量B a r的十进制数为5 2，向量值为1 10100。 Tab = -4d12; //整数Tab的十进制数为-12，位形式为110100。 -4‘d12 / 4 //基数格式的为无符号数，结果是-1。 -12 / 4 //结果是-3 因为Bar是普通寄存器类型变量，只存储无符号数。右端表达式 的值为 b 110100（12的二进制补码）。因此在赋值后， Bar存储十进制值52。在第二个赋值中，右端表达式相同，值为 b 110100，但此时被赋值为存储有符号数的整数寄存器。Tab 存储十进制值－12（位向量为110100）。注意在两种情况 下，位向量存储内容都相同；但是在第一种情况下，向量被解释 为无符号数，而在第二种情况下，向量被解释为有符号数。 例 module arithops (); parameter five = 5; integer ans, int; reg [3: 0] rega, regb; reg [3: 0] num; initial begin rega = 3; regb = 4b1010; int = -3; //int = 1111……1111_1101 end 按位操作符 逻辑运算符 逻辑反与位反的对比 缩减运算符（归约运算符） 归约运算符在单一操作数的所有位上操作，并产生1位结果。 归约运算符有: ? (归约与) 如果存在位值为0, 那么结果为0；若如果存在位值为x或z，结果为x；否则结果为1。 ? ~ ( 归约与非) 与归约运算符相反。 ? | ( 归约或) 如果存在位值为1，那么结果为1；如果