《实验2算术逻辑运算实验.ppt

控制信号发生单元（W/R UNIT） T1－T4为时序信号输入端，它们和实验单元中相应的时序信号控制端全部相连 可接STATE UNIT 中的KK2来产生单脉冲 也可以接STATE UNIT中的TS1－TS4，加上时序控制电路产生自动脉冲信号 运算器单元（ALU UNIT） 两片74LS181构成并－串型8位ALU ALU输出通过三态门74LS245控制，将数据送到AUJ3（控制信号为ALU-BUS、低电平有效） 8位寄存器DR1、DR2（74LS373）作为暂存工作寄存器（LDDR1、LDDR2高电平有效，将总线的数据暂存，T4为脉冲信号） S0－S4以及M、Cn控制ALU的运算（参见《计算机组成原理》P49） 实验目的 了解运算器的组成结构 掌握运算器的工作原理 掌握简单运算器的数据传输通路 验证运算功能发生器74LS181的组合功能 实验设备： TDN－CM++教学实验系统一套 运算器单元电路图 实验原理 运算器单元电路图 运算器的两个数据输入端由两个数据暂存器DR1、DR2来锁存数据，输入时，锁存器的控制端LDDR1和LDDR2为高电平，当T4脉冲到来时，总线上的数据就被锁存进DR1和DR2。 数据输入：输入开关经过一个三态门（74LS245）和内总线相连，该三态门的控制信号SW－B取低电平时，开关上的数据通过三态门而送入内总线。 数据输出：若要将运算结果输出到总线，将三态门74LS245的控制端ALU－B置低电平。否则输出高阻态。 总线数据显示灯（BUS UNIT）与内总线相连，显示内总线上的数据。 脉冲信号：实验电路中所有的时序信号均已连至“W/R UNIT”单元中的相应时序信号引出端，只需将“W/R UNIT”单元中的T4接至“STATE UNIT”单元中的微动开关KK2 的输出端，按动KK2，就可获得实验所需的单脉冲。 接线图 实验内容 向DR1和DR2存入数据 显示DR1和DR2寄存器内容 将输入的数据进行各种算术及逻辑运算（表格：DR1、DR2、S3、S2、S1、S0、M、Cn、F） 以上需要拨动哪些开关，每个开关各起什么作用 实验报告思考题 显示DR1和DR2寄存器内容的原理 是否可以同时打开SW-B和ALU-B，为什么？ 如何控制运算器使其进行运算，都有哪些信号，每个信号必须满足什么条件？ * Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 两片74LS181构成并－串型8位ALU ALU输出通过三态门74LS245控制，将数据送到AUJ3 8位寄存器DR1、DR2（74LS373）作为暂存工作寄存器 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.